集成电路制造方法及半导体集成电路技术

在半导体集成电路的制造方法的布局设计中，在包含功能模块和IO模块(外部端子I/F电路)的电路的平面布置确定后，在判断出外部端子和与外部端子对应的IO模块的布线距离延长的情况下，将对应的IO模块重新配置在IO端子的附近而缓和外部IO模块和外部端子间的布线限制，并且，在将数据传送电路和外部IO模块连接起来的总线(或共用总线)间插入与总线的布线长度相应的定时调整装置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体集成电路及其制造方法，尤其涉及电路部件的布局设计。
技术介绍
现有技术中，半导体集成电路的设计大致分为前端设计和后端设计两个工序。前端设计是经过半导体集成电路的规格设计、功能设计·测试设计、逻辑合成等工序生成网表的工序。另一方面，后端设计是经过布局设计、签名验证(sign-off verification)等工序来生成在制造工序中使用的制造数据的工序。布局设计进一步分为平面布置(floor plan)和布线工序两个工序。平面布置是一边考虑定时和布线性一边决定半导体集成电路内的硬件宏(hard macro)、用户宏(user macro)和RAM等各种模块的配置位置的工序。布线工序是一边考虑布线限制(例如，部件间的连接关系及通过哪个层进行连接等的限制)一边决定由平面布置所决定的模块和模块之间、或模块和端子之间的布线路线的工序。经过两个工序，简单来说，实现与半导体集成电路所需的功能相应的部件配置，并决定其部件间的布线。现有技术中，较为理想的是，在该布局设计的阶段，预先决定外部端子位置，在平面布置中，将具有与外部端子间的外部端子I/F(Inter Face)电路的模块配置在外部端子附近。或者，较为理想的是，决定外部端子位置，以使得由平面布置确定的具有与外部端子间的外部端子I/F电路的模块能够与外部端子之间的距离尽可能短。通过使外部端子和外部端子I/F电路(或具有外部端子I/F的模块)之间的布线长度尽可能短，能够抑制该布线间的传送延迟。但是，外部端子位置与基板设计、噪声设计等有密切关系，不一定能够将外部端子配置在可减少布局设计的负荷的位置上。另外，近年来外部端子的兼用规格(使一个外部端子具有多个功能)有复杂化的倾向，从而有置后确定外部端子位置的倾向。因此，存在平面布置时刻设想的外部端子的配置位置与实际指定的配置位置不同、外部端子与具有外部端子I/F电路的模块之间的布线距离较长的情形。使用图35来说明该例。图35(a)表示半导体集成电路的一结构例。图35(a)所示的半导体集成电路的内部模块由模块A、模块B、模块C、模块D、模块E五个功能模块构成。虽未图示，但在各模块中设有各种部件和在该部件间进行连接的布线。如图35(a)所示，假设根据起初决定的外部端子(110a、110b)的配置，来决定各功能模块及布线、各部件(外部端子I/F电路(130a、130b和内部电路140))等的布局。但是，假设之后改变外部端子的配置位置。这样，如图35(b)所示，对于将外部端子I/F电路和外部端子连接起来的布线的布线长度，图35(b)的情形比图35(a)的情形长，根据情况，存在外部端子和外部端子I/F电路间的布线长度偏离了理想长度的情形。布线的长距离会导致信号的传送延迟，发生在本来应输入的定时下没有输入信号的情形。在非专利文献1中，公开了在前端设计阶段中执行布局设计的一部分的情形。现有技术文献非专利文献非专利文献1：Tech-on[ニュ一ス]“NECがとなぇる、意味める「デザィン·プラニング」”(Tech-on[新闻]“NEC提倡的、有意义的「设计方案」”)[2010年3月16日检索]，网址<URL：http://techon.nikkeibp.co.jp/article/NEWS/20070329/129739/？P＝3>专利技术概要专利技术要解决的问题由于伴随着装载半导体集成电路的装置的多功能化而产生的外部端子兼用倾向、难以决定装载半导体集成电路的装置的规格、或未决定用于在不同装置上进行装载的半导体集成电路规格共通化的方针，从而在近年来的半导体集成电路的设计中有难以确定外部端子的配置位置的倾向。因此，存在如下问题：容易发生上述的布线长度距离变长，半导体集成电路的布局设计耗费时间，从而在半导体集成电路的设计中耗费成本。
技术实现思路
因此，本专利技术鉴于上述问题而作出，目的在于提供一种采用了即使不容易决定外部端子位置也能抑制成本的布局设计方法的集成电路制造方法、以及根据该集成电路制造方法制作的半导体集成电路。解决问题所采用的手段为了解决上述问题，本专利技术提供一种集成电路制造方法，包括：布局设计步骤，制作用于集成电路的制造的掩模图案；以及制作步骤，使用所述掩模图案，在半导体材料上制作所述集成电路；该集成电路制造方法的特征在于，所述布局设计步骤包括：第1步骤，决定功能模块的配置；第2步骤，决定用于连接所述集成电路和外部设备的多个外部IO(Input-Output)端子的配置；第3步骤，根据所述第2步骤中决定的各外部IO端子的配置，决定与所述外部IO端子的某个连接的至少一个IO(Input-Output)模块的配置；以及第4步骤，决定在所述功能模块和所述IO模块之间连接的总线的配置、以及与该总线的布线长度相应的级数的、进行在所述总线上流过的信号的定时调整的定时调整电路的配置。专利技术效果通过如上这种结构，首先决定各功能模块的配置及布线，在决定了外部端子的配置位置时，与该外部端子的配置位置对应地配置IO模块(有时还称作IO核)，从而能够不需要考虑IO模块和外部端子间的传送的定时调整的必要性，并能够通过插入定时调整电路来排除由于将IO模块和数据传送控制电路连接起来的布线及其布线长度而产生的数据传送偏差。经上述第1～第4步骤，即使没有决定外部端子的配置位置也能够进行功能模块的布局设计，并且在决定了外部端子的配置位置的情况下，能够不用改变各功能模块的配置等而实现用于半导体集成电路的布局设计。附图说明图1是表示实施方式1的用于半导体集成电路的布局设计方法的流程图；图2是表示实施方式1的半导体集成电路的布局的转变的图；图3是表示实施方式1的半导体集成电路的布局的转变的图；图4是表示变形例1的用于半导体集成电路的布局设计方法的流程图；图5是表示变形例1的半导体集成电路的布局的转变的图；图6是表示变形例2的用于半导体集成电路的布局设计方法的流程图；图7是表示变形例2的半导体集成电路的布局的转变的图；图8是表示变形例2的半导体集成电路的布局的转变的图；图9是表示实施方式2的半导体集成电路的功能结构的功能框图；图10是表示实施方式2的片群(slice group)124的结构的功能框图；图11是表示实施方式2的片群125的结构的功能框图；图12是表示实施方式2的协调器本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.05.31 JP 2010-125275;2011.05.27 JP 2011-119201.一种集成电路制造方法，包括：
布局设计步骤，制作用于集成电路的制造的掩模图案；以及
制作步骤，使用所述掩模图案，在半导体材料上制作所述集成电路；
该集成电路制造方法的特征在于，所述布局设计步骤包括：
第1步骤，决定功能模块的配置；
第2步骤，决定用于连接所述集成电路和外部设备的多个外部IO端子
的配置；
第3步骤，根据所述第2步骤中决定的各外部IO端子的配置，决定与
所述外部IO端子的某个连接的至少一个IO模块的配置；以及
第4步骤，决定在所述功能模块和所述IO模块之间连接的总线的配置、
以及与该总线的布线长度相应的级数的、进行在所述总线上流过的信号的
定时调整的定时调整电路的配置。
2.根据权利要求1所述的集成电路制造方法，其特征在于：
所述第1步骤中决定配置的功能模块包含数据传送控制电路。
3.根据权利要求1所述的集成电路制造方法，其特征在于：
所述第3步骤中决定配置的所述IO模块包含数据传送控制电路。
4.根据权利要求1所述的集成电路制造方法，其特征在于：
所述第3步骤将接近所述外部IO端子的位置决定为所述IO模块的配
置位置。
5.根据权利要求1所述的集成电路制造方法，其特征在于：
所述定时调整电路是对输入的信号、将在所述总线上流过包含该信号
的多个信号从而产生的该多个信号间的相位偏差修正并输出的电路；
所述第4步骤基于根据所述布线长度而在所述信号上产生的延迟量，
决定插入所述定时调整电路的级数及所述定时调整电路的配置位置。
6.一种集成电路制造方法，包括：
布局设计步骤，制作用于集成电路的制造的掩模图案；以及
制作步骤，使用所述掩模图案，在半导体材料上制作所述集成电路；
该集成电路制造方法的特征在于，所述布局设计步骤包括：
第1步骤，决定功能模块的配置；
第2步骤，决定用于连接所述集成电路和外部设备的多个外部IO端子
的配置；
第3步骤，根据所述第2步骤中决定的各外部IO端子的配置，决定与
所述外部IO端子的某个连接的至少一个IO模块的配置；以及
第4步骤，决定在所述功能模块和所述IO模块之间连接的共用总线的
配置、以及与该共用总线的布线长度相应的级数的、进行在所述共用总线
上流过的信号的定时调整的定时调整电路的配置。
7.根据权利要求6所述的集成电路制造方法，其特征在于：
所述第1步骤中决定配置的功能模块包含数据传送控制电路。
8.根据权利要求7所述的集成电路制造方法，其特征在于：
所述第4步骤中决定配置的共用总线以将所述功能模块和所述IO模块
菊花链连接的方式决定配置。
9.根据权利要求6所述的集成电路制造方法，其特征在于：
所述第3步骤中决定配置的所述IO模块包含数据传送控制电路。
10.根据权利要求9所述的集成电路制造方法，其特征在于：
所述第4步骤中决定配置的共用总线以将所述功能模块和所述IO模块
菊花链连接的方式决定配置。
11.根据权利要求6所述的集成电路制造方法，其特征在于：
所述第3步骤将接近所述外部IO端子的位置决定为所述IO模块的配
置位置。
12.根据权利要求6所述的集成电路制造方法，其特征在于：
所述定时调整电路是对输入的信号、将在所述共用总线上流过包含该
信号的多个信号从而产生的该多个信号间的相位偏差修正并输出的电路；
所述第4步骤基于根据所述布线长度而在所述信号上产生的延迟量，
决定插入所述定时调整电路的级数及所述定时调整电路的配置位置。
13.一种集成电路制造方法，包括：
布局设计步骤，制作用于集成电路的制造的掩模图案；以及
制作步骤，使用所述掩模图案，在半导体材料上制作所述集成电路；
该集成电路制造方法的特征在于，所述布局设计步骤包括：
第1步骤，决定功能模块的配置；
第2步骤，决定共用总线与定时调整电路的配置，该定时调整电路进
行在所述共用总线上流过的信号的定时调整；
第3步骤，决定用于连接所述集成电路和外部设备的多个外部IO端子
的配置；
第4步骤，根据所述第2步骤中决定的各外部IO端子的配置，决定与
所述外部IO端子的某个连接的至少一...

【专利技术属性】
技术研发人员：岩桥大辅，东岛胜义，清原督三，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：