利用单图案化隔离件技术的双图案化技术制造技术

一种形成集成电路结构的方法，包括在晶片表示上形成平行于第一方向的第一和第二多个轨迹。该第一和第二多个轨迹被分配在交替的图案中。在第一多个轨迹上而不在第二多个轨迹上布线第一多个图案。在第二多个轨迹上而不在第一多个轨迹上布线第二多个图案。使第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中在延伸步骤之后，基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，涉及利用单图案化隔离件技术的双图案化技术。
技术介绍
双图案化(double patterning)是为光刻而发展的技术，用来提高集成电路中的部件密度。具体地，为了在晶片上形成集成电路的部件，使用包括应用光刻胶并在该光刻胶中限定图案的光刻技术。首先在光刻掩模中限定光刻胶中的图案，并通过光刻掩模中的透明部分或不透明部分来实现光刻胶中的该图案。之后，图案化的光刻胶中的图案被转印为形成在晶片上的制造部件。随着集成电路的日益缩小，光学邻近效应产生了日益增加的严重问题。当两个分离的部件彼此太近时，光学邻近效应会使部件彼此更近。为了解决这种问题，引入了双图案化技术。位置相邻的部件被分离为同一双图案化掩模集的两个掩模，其中两个掩模均用于形成将利用单一掩模形成的部件。在每一个掩模中，部件之间的距离比单掩模中的部件之间的距离增加，因此光学邻近效应被减弱，或基本上被消除。传统的双图案化技术要求双光刻处理。在一些传统的双图案化处理中，利用第一光刻处理，双图案化掩模集的第一光刻掩模中的图案被转印至可为硬掩模层的牺牲层。之后，利用第二光刻处理，同一双图案化掩模集的第二光刻掩模中的图案被转印至牺牲层。之后牺牲层中的该图案被用于形成期望的部件。在其他传统的双图案化处理中，双图案化掩模集的第一光刻掩模中的图案被转印至第一光刻胶。之后图案化的第一光刻胶受到保护(称为光刻凝固(litho-freeze))。之后同一双图案化掩模集的第二光刻掩模中的图案在与第一光刻胶相同的水平处被转印至第二光刻胶。之后第一和第二光刻胶的图案被转印以形成期望的部件。在另一传统的双图案化处理中，首先形成牺牲图案，之后在牺牲图案的侧壁上形成隔离件(spacer)。之后移除该牺牲图案，剩下隔离件。结果，隔离件的图案密度比牺牲图案的图案密度加倍，并且隔离件的节距减小为牺牲图案的一半。之后执行独立的光刻处理以图案化隔离件。之后隔离件的图案被转印以形成期望的部件。在传统的双图案化处理中，需要两个光刻步骤。由于两个光刻步骤之间掩模的不对准，利用第一和第二光刻掩模形成的部件的相对位置会彼此偏离。这将影响得到的电路的RC和定时性能。
技术实现思路
为解决上述问题，本专利技术提供了一种形成集成电路结构的方法，该方法包括提供晶片表示；在晶片表示上形成平行于第一方向的第一多个轨迹和第二多个轨迹，其中，第一多个轨迹和第二多个轨迹以交替的图案进行布置；在第一多个轨迹上而不在第二多个轨迹上对第一多个图案进行布线；在第二多个轨迹上而不在第一多个轨迹上对第二多个图案进行布线；以及使第一多个图案在第一方向上和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中，在延伸步骤之后，晶片表示上的第一多个图案的相邻两个的空间基本上均不大于预定空间。该方法还包括将第一多个图案转印至光刻掩模，其中，第二多个图案不被转印至光刻掩模。该方法还包括在晶片表示上形成平行于第一方向的第三多个轨迹，其中，每个第三多个轨迹均被分配在第一多个轨迹中的一个和第二多个轨迹中的对应相邻的一个的中间；形成第四多个轨迹，第四多个轨迹在第二方向上延伸，并且具有均等的空间；绘制围绕每个第一多个图案的第一多个圆环；以及绘制围绕每个第二多个图案的第二多个圆环，其中，每个第一多个圆环和第二多个圆环均位于由第一多个轨迹、第二多个轨迹、第三多个轨迹和第四多个轨迹形成的栅格的一个栅格点上。该方法还包括在第三多个轨迹上对第一多个图案的一部分进行布线，其中，实施的设计规则不允许在第三多个轨迹上对第二多个图案进行布线。其中，实施的设计规则不允许围绕第一多个图案的第一个的第一多个圆环中的任一个与围绕第一多个图案的第二个的第一多个圆环中的任一个重叠。该方法还包括提供晶片；以及利用光刻法将第一多个图案转印至晶片以形成第一多个部件，其中第二多个图案不被转印。该方法还包括在第一多个部件的侧壁上形成侧壁隔离件；以及填充由侧壁隔离件包围的空间以形成第二多个部件，其中，第一多个部件和第二多个部件具有基本上齐平的顶部表面和基本上齐平的底部表面，并且由基本上相同的材料形成。其中，预定空间等于或小于侧壁隔离件的厚度的两倍。其中，对第一多个图案和第二多个图案进行布线并将第一多个图案延伸的步骤是通过计算机实现的。该方法还包括选自主要由以下操作构成的组的步骤形成连接第一多个图案中以及第一多个轨迹的不同轨迹上的图案的第一接合部；以及形成连接第二多个图案中以及第二多个轨迹的不同轨迹上的图案的第二接合部。此外，还提供了一种形成集成电路结构的方法，该方法包括提供晶片；提供光刻掩模；利用光刻掩模在晶片上形成第一多个部件；在第一多个部件的侧壁上形成侧壁隔离件，其中，侧壁隔离件包围多个空间；以及填充多个空间以形成第二多个部件。在形成第二多个部件的步骤之后还包括移除侧壁隔离件。其中，第一多个部件和第二多个部件是金属线。其中，第二多个部件包括从上向下观看时所见的刺状部，并且其中刺状部指向第一多个部件中的相邻两个部件之间的空间。其中，形成侧壁隔离件的步骤包括在晶片上并且在第一多个部件上覆盖形成隔离件层；以及蚀刻隔离件层以移除隔离件层的水平部分，其中，在隔离件层的水平部分被移除之后，剩余由侧壁隔离件包围的多个空间。此外，还提供了一种装置，包括晶片；第一多个部件，位于晶片上；以及第二多个部件，位于与第一多个部件相同水平处，其中，第二多个部件包括从上向下观看时所见的晶片的刺状部。其中，第二多个部件的刺状部指向第一多个部件中的相邻两个部件之间的空间。其中，第二多个部件的刺状部均不指向第一多个部件的非空间部分。其中，每个第二多个部件均被第一多个部件的部分包围。其中，第一多个部件还包括圆角角部，以及其中，刺状部的侧壁沿着第一多个部件中的面向刺状部的侧壁的相应部件的侧壁的轮廓。附图说明为了更完整地理解实施例及其优点，现在结合附图参考下列说明，附图中图1至图7B是根据一个实施例在双图案化部件的制造中，中间阶段的截面图和俯视图；图8A至图10示出了根据备选实施例的双图案化部件；图11示出了利用该实施例形成的双图案化部件的俯视图，其中形成了刺状部；以及图12A至图15示出了根据多个备选实施例的双图案化部件的形成。 具体实施例方式下面，详细讨论本专利技术各实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是示例性的，不用于限制本专利技术的范围。根据一个实施例示出了具有新颖性的双图案化处理。示出了制造该实施例的中间阶段。之后讨论该实施例的多种变型。在多个视图和示例性实施例中，相同的参考标号用来表示相同的元件。图1至图7B示出了根据一个实施例利用双图案化技术在半导体晶片上的双图案化部件的形成。图1至图3示出了双图案化部件的布线的形成。参照图1，提供了晶片表示 (wafer representation) 20的俯视图。利用布线工具(可以是包括诸如硬盘驱动的存储介质的计算机)来绘制晶片表示20。晶片表示20表示将在其上制造双图案化部件的实际晶片。在晶片表示20中绘制轨迹(这里被称为“A”轨迹和“B”轨迹)，并且这些轨迹以交替的图案进行配置。在一个实施例中，贯穿晶片表示20和晶片表示20中的芯片表示(未示本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈皇宇，谢艮轩，欧宗桦，范芳瑜，侯元德，谢铭峰，刘如淦，鲁立忠，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：