自行对准本体完全隔绝器件制造技术

本发明专利技术提供一种器件，其在栅极的第一侧上具有自行对准本体。该自行对准本体有助于达到低漏极-源极导通电阻(Rdson)所需的非常短的沟道长度。该自行对准本体经隔绝，能够将该本体偏压在不同的偏压电位。该器件可经组构成为具有多个晶体管的指状架构，具有共同耦接在一起的源极、共同耦接在一起的栅极以及共同耦接在一起的漏极，以达到高驱动电流输出。

【技术实现步骤摘要】

本专利技术是有关于形成集成电路的器件及方法，详而言之，是有关于形成集成电路的自行对准本体完全隔绝器件。
技术介绍
集成电路中可包含各种不同电压准位的器件。举例而言，集成电路中设置有较低、 中等、较高功率的器件。低功率器件可用于逻辑电路系统所采用的互补金属氧化物半导体 (CMOS)。模拟电路系统及较高功率的器件可采用中等电压器件，用于输出高电压的接口级 (high voltage interface stage) 0高电压器件欲具有高切换速度，此类器件的效能取决于该器件的漏极-源极导通电阻(Drain-Source On-state Resistance，Rdson)、漏极-源极崩溃电压(Drain-Source Breakdown Voltage, BVdss)与门极充放电容的电荷量(Gate charge, Qgg)。举例而言，低的漏极-源极导通电阻、高漏极-源极崩溃电压及/或低栅极充放电容的电荷量可达到较高的效能。欲通过降低漏极-源极导通电阻与门极充放电容的电荷量以及增加漏极-源极崩溃电压来改善器件的效能及可靠度。
技术实现思路
本专利技术提供一种器件的形成方法。该方法包括设置定义于器件区域的衬底。该器件区域包含具有第一极性类型掺杂物的漂移井。晶体管的栅极是形成在该器件区域中。该栅极具有第一侧及第二侧。第二极性类型掺杂物是在该栅极的第一侧布植进入该衬底，以在该漂移井内形成本体。该布植自行对准该栅极，该本体在该栅极的该第一侧上具有长度L 的下露部份，其中，该长度L很小，以达到低漏极-源极导通电阻。在该栅极的第一侧及第二侧附近的器件区域中，第一扩散区域及第二扩散区域是形成在该衬底中，其中，该第一扩散区域位在该本体内，且该第二扩散区域位在该漂移井内。在另一实施例中，该器件的形成方法包括在器件区域中设置制备有第一隔绝井及第二隔绝井的衬底。该第二隔绝井布设在该第一隔绝井内。漂移井形成在该第二隔绝井内。 在该器件区域中，晶体管的栅极形成在该衬底上。该栅极包含第一侧及第二侧。晶体管的本体是形成在该栅极的第一侧附近的衬底中，其中，形成该本体是自行对准至该栅极的自行对准形成工艺。该本体在该栅极下方包含下露部份。该下露部份具有长度L，该长度L由该自行对准形成工艺所决定。在该栅极的第一侧及第二侧附近形成第一扩散区域及第二扩散区域。该第一扩散区域位在该本体内，且该第二扩散区域位在该漂移井内。本专利技术在又一实施例中，提供一种器件。该器件包含衬底，该衬底定义有器件区域。位在该器件区域中的晶体管，其中，该晶体管包含具有第一侧及第二侧的栅极；位在该栅极的第一侧附近的器件区域中的第一扩散区域；以及第二扩散区域位在该栅极的第二侧附近的器件区域中。该第一扩散区域及该第二扩散区域包括第一极性类型掺杂物。自行对准本体布设于该衬底中，邻近该栅极的第一侧，该本体包括第二极性类型掺杂物，该自行对准本体包围该第一扩散区域，该自行对准本体在该栅极下方具有下露部份，其中，该下露部份的长度为L。具有第一极性类型掺杂物的漂移井形成在该衬底中。该漂移井包围至少一部份该本体及该第二扩散区域。第二隔绝井布设在该衬底中，且包围该漂移井。该第二隔绝井具有第二极性类型掺杂物。本体连接器具有第二极性类型掺杂物，且经设置成用以与该本体及该第二隔绝井连通。经由本专利技术所揭露的优点及特征参照以下说明书内容及附加图式，将使得这些及其它目标变得更清楚明了。再者，应了解到，本专利技术所描述的各种特征及实施例并不互相排斥，且可存在各种不同的组合及排列。附图说明于图式中，类似的参考符号一般而言代表不同图式中相同的零件。再者，该等图式不必依比例描绘，反之，通常强调并描绘本专利技术的原理。于说明书中，本专利技术的各种不同实施例是参照下列图式进行描述，其中第Ia至Id图显示器件的实施例的剖面图；第加至2j图显示形成器件的实施例的工艺的剖面图；以及第3a至3f图显示形成另一器件的实施例的工艺的剖面图。主要组件符号说明100器件105衬底107衬底接点区域110器件区域IlOaUlOb晶体管次区域112、114隔绝井113深井接点区域115、115a、115b 晶体管116漂移井116a漂移区域118本体连接器120栅极122、124栅极介电层130共同源极区域131、132次源极区域140漏极区域150本体170侧壁间隔件175硅化阻挡间隔件176表面间隔件180隔绝区域180a器件隔绝区域180b内部器件隔绝区域180c外部隔绝区域181a、181b内缘182a、182b外缘200、300器件236轻掺杂漏极(LDD)区域Ds距离L长度Lc长度Lde长度W1宽度W2宽度。具体实施例方式一般而言，本专利技术的实施例是有关于半导体器件。一些实施例有关于器件，如低功率损失降压及升压调整器、功率放大器及功率管理电路。此类器件，例如，可并入单独器件或集成电路(如微控制器或芯片上系统(SoCs))中。该器件或该集成电路可并入电子产品或使用于电子产品，例如喇叭、计算机、行动电话以及个人数字助理(PDA)。第Ia图显示器件100的实施例的剖面图。如图所示，该器件形成在定义在衬底 105上的器件区域110中。例如，该衬底为半导体衬底(如硅衬底)。在一实施例中，该衬底包括P型掺杂衬底，该P型掺杂衬底可为轻掺杂P型衬底，亦可使用其它类型的半导体衬底(包含未经掺杂的或经掺杂有相同或其它类型掺杂物者)。举例而言，该衬底可为位在重掺杂ρ型(P+)块体上的轻掺杂P型(P—)或未经掺杂的硅层，或者位在绝缘体上的未经掺杂或P—型硅，该衬底亦可为其它类型的衬底。隔绝区域180可设置在隔绝或分离该衬底的不同区域。在一实施例中，该器件区域通过器件隔绝区域180a而与其它区域隔绝。举例而言，该器件隔绝区域围绕该器件区域。如图所示，一部份该器件隔绝区域为宽的部份，同时另一部份为窄的部份，亦可设置具有其它组构的器件隔绝区域。举例而言，该隔绝区域的所有部份皆可为窄的部份。可设置内部器件隔绝区域180b以将该器件区域分隔成为多个次区域。如图所示，该衬底包含外部隔绝区域(external isolation region) 180c。举例而言，该隔绝区域为浅沟槽隔绝(STI)区域，亦可采用其它类型的隔绝区域。举例而言，该隔绝区域可为深沟槽隔绝(DTI)区域。例如，该浅沟槽隔绝(STI)区域延伸至大约2000至4000埃(A)的深度。在深沟槽隔绝(DTI) 区域的情况下，该深度可为大约1至30微米(μ m)，亦可设置延伸至其它深度的浅沟槽隔绝 (STI)区域。晶体管次区域IlOa设置在该器件区域中。该晶体管次区域由该器件隔绝区域以及内部器件隔绝区域(internal device isolation region)所定义。举例而言，该晶体管次区域由该器件隔绝区域的内缘(inner edge) 181a以及该内部器件隔离区域的第一边缘 181b所定义。晶体管115设置在该晶体管次区域中，该晶体管包含栅极120，源极区域130 及漏极区域140布设在该栅极附近的晶体管次区域中的衬底中。举例而言，该源极区域布6设在该栅极及该器件隔绝区域附近的晶体管次区域中，同时，该漏极区域邻近该栅极及内部器件隔绝区域。例如，该栅极在栅极介电层122上方包含栅极电极124。该栅极介本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：P·R·维尔马，
申请(专利权)人：新加坡商格罗方德半导体私人有限公司，
类型：发明
国别省市：