1T-DRAM单元结构及其制备方法技术

本发明专利技术的1T-DRAM单元结构，包括硅衬底、空洞层、P型硅层、栅极和源漏区，所述空洞层设于硅衬底和P型硅之间，所述P型硅设于空洞层和栅极之间，所述1T-DRAM单元的源区和漏区为掺杂有N+型离子的Si1-XCX层，所述空洞层上形成碳硅-硅异质结构。其制备方法包括选择性刻蚀去除漏区和源区的第一半导体层，去除第一半导体层下的化合物半导体层以形成空洞层；选择性外延生长第二半导体层，同时直接掺杂N+型离子，并进行退火工艺。本发明专利技术有效地克服了自加热效应，增大1T-DRAM单元的读写速率。同时制备方法工艺简单，与传统体硅CMOS技术兼容性好。

【技术实现步骤摘要】

本专利技术涉及一种DRAM结构及其制备方法，尤其涉及一种IT-DRAM单元结构及其制备方法。
技术介绍
随着半导体集成电路器件特征尺寸的不断缩小，传统IT (单晶体管)embedded DRAM (随机存储器)单元为了获得足够的存储电容量(一般要求30fF/ce 11)，其电容制备工艺(stack capacitor或者de印-trench capacitor)将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM (Capacitorless DRAM)将在 VLSI中高性能embedded DRAM领域具有良好发展前景。其中IT-DRAM (one transistor dynamic random access memory)因其cell size只有4F2]fli成为目前Capacitorless DRAM 的研究热点。IT-DRAM—般为一个SOI浮体(floating body)晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”， 这时衬底效应消失，阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。(Ohsawa, T. ； et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002， Volume: 37 Issue:11 ， page: 1510 - 1522)。目前，研究得最多的IT-DRAM是基于SOI (Silicon-on-Insulator)的结构，由于埋氧层的存在，可以有效实现体区孔穴积累，增大了读“0”和读“1”之间输出电流差额，即增大了信号裕度(margin)。但基于SOI结构的IT-DRAM主要存在以下三方面问题1、体区电势受体区与源和漏的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0. 3V左右)，这使得读出的信号电流较小。2、自加热效应，由于Si02的热导率远低于Si的热导率，这种浮体式(Floating Body)的IT-DRAM 器件存在不易散热的问题，严重时会导致器件失效。3、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区孔穴产生速率，增大IT-DRAM单元的读写速率。目前，另一种研究得较多的IT-DRAM是基于Nwell埋层的结构1T-DRAM，它不再使用SOI衬底，而使用体硅衬底，在体硅衬底中制备Nwell埋层，这样有效克服了自加热效应。 但这种结构还存在如下问题l、Nwell埋层需要引出接正电压，以使IT-DRAM的P型体区和 Nwell埋层所存在的PN结反偏，但如果正电压过高，又会造成Nwell埋层和源漏区域的N+ 连通，造成IT-DRAM器件失效。2、由于体区孔穴积累在对衬底一边是依靠一个反偏的PN结来抑制孔穴流失，而PN结存在反偏漏电流，这种孔穴流失抑制效果不如SOI结构来得好，从而减小了 retention time。3、同基于SOI的1T-DRAM结构一样，体区电势受体区与源和漏的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0.3V左右)，这使得读出的信号电流较小。4、同基于SOI的IT-DRAM结构一样，碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区， 以增大碰撞电离效应，增大体区孔穴产生速率，增大IT-DRAM单元的读写速率。
技术实现思路
为解决上述现有技术中的问题，本专利技术提供了一种IT-DRAM单元结构，包括硅衬底、空洞层、P型硅层、栅极和源漏区，P型硅设于空洞层和栅极之间，空洞层设于硅衬底和P型硅之间，空洞层通过与栅极的自对准设于P型硅之下，IT-DRAM单元的源漏区为N+ 型-SinCx 层，其中 χ 为 0. 001—0. 1。在本专利技术的一个较佳实施方式中，硅衬底为P型硅衬底。在本专利技术的一个较佳实施方式中，所述硅衬底与所述IT-DRAM单元的源漏区连接。本专利技术还提供了一种制备IT-DRAM单元结构的方法，步骤包括 步骤a、于硅衬底上形成一化合物半导体层；步骤b、于所述化合物半导体层上形成P型硅层，所述硅衬底、化合物半导体层、P型硅层组成第一复合结构；步骤C、于所述第一复合结构上形成用于隔离有源区的浅沟槽隔离结构； 步骤d、于所述有源区中之预定位置形成P沟道预制备区域及其上之NMOS器件栅极，并形成所述NMOS器件栅极侧壁之侧墙隔离层，并以上述结构同第一复合结构组成第二复合结构；步骤e、于所述第二复合结构上形成一掩膜层，并于所述掩膜层上形成图案窗口以暴露所述P沟道预制备区域及其上之NMOS器件栅极；步骤f、利用所述图案化掩膜层去除所述P沟道预制备区域中预定用于形成源漏区域部分中的物质，直至所述第一复合结构上的所述化合物半导体层被部分去除为止，以形成初始P沟道及其所属之源漏预制备区域，并去除所述图案化掩膜层；步骤g、去除所述初始P沟道及其所属源漏预制备区域下方属于第一复合结构的化合物半导体层以形成空洞状腔体；步骤h、形成一氧化层，使所述氧化层覆盖所述空洞状腔体内表面以及所述第一复合结构表面；步骤i、于所述第二复合结构表面形成一掩膜层，于所述掩膜层上形成图案窗口以暴露所述NMOS器件栅极、初始P沟道所属之源漏预制备区域以及所述图案窗口紧邻的浅沟槽隔离结构之部分；步骤j、利用所述图案化掩膜层去除所述初始P沟道两侧以及所述初始P沟道所属源漏预制备区域下方的氧化层，并去除所述图案化掩膜层；步骤k、于所述初始P沟道所属之源漏预制备区域内形成SipxCx层，其中χ为0. 001-0. 1，使所述SigCx层由所述初始P沟道下方两侧分别部分延伸进入所述空洞状腔体，形成所述初始P沟道下方之空洞层，同时直接掺杂N+型离子，并进行退火工艺。在本专利技术的另一较佳实施方式中，所述步骤a中所述化合物半导体层为锗硅层。本专利技术的IT-DRAM单元结构有效的克服了 SOI器件的自加热效应，增大IT-DRAM4的保持时间，增大IT-DRAM单元的读写速率。同时制备方法工艺制程不会对沟道区硅层质量产生影响，工艺简单，与传统体硅CMOS技术完全兼容并兼具SOI的优点。附图说明图1是本专利技术实施例的IT-DRAM单元结构的结构示意图2是本专利技术实施例的制备方法步骤a和步骤b完成后的状态结构示意图； 图3是本专利技术实施例的制备方法步骤c完成后的状态结构示意图； 图4是本专利技术实施例的制备方法步骤d完成后的状态结构示意图； 图5是本专利技术实施例的制备方法步骤e完成后的状态结构示意图； 图6是本专利技术实施例的制备方法步骤f完成后的状态结构示意图； 图7是本专利技术实施例的制备方法步骤g和步骤h完成后的状态结构示意图； 图8是本专利技术实施例的制备本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：黄晓橹，毛刚，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：