本发明专利技术提供一种能够输出指定频率(2.4GHz-2.5GHz)的频率点而且高稳定性的PLL电路。在该PLL电路中，具有对来自输出端的频率与参考频率源的预分频信号进行相位比较，将相位差作为控制电压加到环路滤波器上，控制电路能够精确的设定输出频率的分频比例，从而设定输出频率，经过环路滤波器滤掉噪声和高频分量后再加到VCO上，控制VCO的频率变化，使输入信号与VCO信号之间的相位差逐渐减小，最后锁定的输出设定的频率点。
【技术实现步骤摘要】
本专利技术涉及PLL(Phase Locked Loop，锁相环)振荡电路，特别涉及对不同频率 (2. 400GHz—2.500GHz)的进行设定其步进为N MHz (其中N为整数)，并且通过显示装置显示当前输出的信号频率。
技术介绍
PLL为一负回授系统，在回路中利用回授讯号，将输出端的讯号频率及相位，锁定在输入端参考讯号的频率及相位上。锁相回路是一个实现相位锁定的控制系统，在锁相回路频率合成中，锁相回路具有稳频的功能。随著通讯卫星及量测仪器技术之发展，锁相回频率合成器已广泛用作高频讯号源。PLL是由相位比较器、回路滤波器、压控振荡器、分频器所组成，如图3所示。主要的应用在无线通讯系统中，锁相回路应用於发射机和接收机中，以提供本地振荡讯号将基频讯号升频至射频讯号，使通讯系统能有更大的容量，或将天线端接收到的射频讯号至中频频段来进行讯号解调。PLL振荡电路具备对外部参考信号的预分频后的信号与1/N分频后的信号进行比较，输出相位差信号的相位比较器(Phase Comparator)；以脉宽度的电压输出相位差的电荷泵(Charge Pump)；对来自电荷泵的输出电压进行平滑滤波的环路滤波器(Loop Filter)；通过来自环路滤波器的控制电压来控制压控振荡器的频率输出。另外，输出信号时成为N*Fref的频率信号。具体来说是利用高稳定度的外部参考源作为基准信号与经过分频器分频后的的信号进行相位比较，以得出一个相位误差电压，通过环路滤波器滤除其高频分量的噪声影响而得到一个直流电压进而控制压控振荡器(VCO)来控制，而进行高精度的信号生成。
技术实现思路
以往的PLL振荡电路特别是模拟的PLL振荡电路当需要输出不同的频率信号时， 通常需对电路器件的参数进行调整，这样可能会造成输出信号的不确定性。特别是当输出信号为射频(Radio Frequency)信号时，不同的器件会一起电路的分布参数的不同，可能是输出信号的功率等方面造成影响。本专利技术是基于所述实情而完成的，其目的在于提供一种简单快捷能够输出不同频率信号。为了解决所述以往的问题，本专利技术提供了一种PLL振荡电路，具有PLLIC，输入外部参考信号与来自压控振荡器的振荡输出信号，对来自压控振荡器的输出信号进行N分频后与参考信号进行相位的比较，检测出相位差而输出与该相位差对应的相位差信号；环路滤波器，滤除来自PLL IC的相位误差信号中的高频分量的噪声；压控振荡器，根据来自经过滤波后的相位误差信号(控制电压)振荡输出信号好；以及运算处理装置，包括键盘输入装置、显示输出装置以及单片机核心器件；其输入为键盘对功能频率的设定，输出一方面为液晶显示当前功能以及频率，另一方面为输出PLL IC的串行控制字。本专利技术提供一种PLL振荡电路，具备压控振荡器根据所输入的相位误差信号(电压)而振荡频率信号；分频器，对该频率信号进行N分频；相位比较器，对信号与正弦波信号的相位进行比较而检测相位差，并输出与该相位差对应的相位差信号；环路滤波器，滤除相位差信号中的高频分量的噪声；运算处理装置，利用键盘输入设定功能和频率值，并通过软件控制和一定的算法，将设定的频率值转化为PLL IC串行控制字，并在显示装置上显示出对应的功能和频率值。本专利技术在所述PLL振荡电路中，由于要输出的频率范是2. 400GHz-—2. 500GHz，是属于射频信号，所以压控振荡器输出频率为射频信号输出。本专利技术在所述PLL振荡电路中，运算处理装置的软件编程上能够将输入的频率值转化为频率分频比，再将分频比转化成PLL IC的控制字，以达到设定输出频率的目标。本专利技术在所述PLL振荡电路中，为了输入方式的简单便捷，采用的是4*4矩阵键盘输入方式。本专利技术在所述PLL振荡电路中，显示装置只需简单的显示当前的频率。 附图说明图1是本专利技术的实施方式的PLL振荡电路的结构框图。图2是PLL IC的具体电路结构框图。图3是一般的振荡电路的结构框图。符号说明1 =PLL IC ；2 环路滤波器；3 压控振荡器(VCO) ；4 键盘输入装置；5 显示装置； 6 运算控制装置；7 14比特R计数器；8 相位频率检测器；9 电荷泵；10 多路复用器；11 6比特A计数器；1213比特B计数器；13 :P/P+1 ；14 24比特输入寄存器；15 相位比较器； 16 电荷泵；17 环路滤波器；18 =VCO ；19 分频器(1/N)。具体实施例方式参照附图，对本专利技术的实施方式进行说明。实施方案概述本专利技术的实施方式的PLL振荡电路具有压控振荡器；集成了检相器，分频器的 PLL IC，是输入外部参考信号和来自压控振荡器的振荡输出信号，对两个信号的的相位进行比较，检测相位差而输出与该相位差对应的相位差信号，并能够输入用运算控制装置给予的串行数据控制字；滤除来自PLL IC相位误差信号中的高频分量的噪声的环路滤波器； 能够进行数据处理的运算控制器，可将键盘数据转为PLLIC的串行控制字，并将数据输入至PLL IC中；频率功能显示装置。振荡电路图1。参照图1，对本专利技术的实施方案进行说明。图1是本专利技术的实施方式的振荡电路结构框图。如图1所示，本发专利技术的实施方式的PLL振荡电路图基本上具有 PLLIC(Integrated Circuit，集成电路)、环路滤波器、压控振荡器、运算处理装置(MPU Micro Processing Unit，微处理器单元)。PLL振荡电路各部分PLL IC将外部参考源输入到端子REFin，并且从VCO将振荡输出信号输入到端子 RF IN A以及端子RF IN B，进行相位比较而降相位差对应的脉冲宽度的电压作为电荷泵输出而输出到环路滤波器。环路滤波器环路滤波器滤除来自PLL IC输出是相位差信号中的高频分量噪声，进行平滑滤波后输出到VCO。VCO通过来自环路滤波器的控制电压变更频率而振荡输出期望的频率，并且讲输出信号的一部分输出到PLL IC中。MUP输入来自矩阵键盘输入装置，以及通过液晶显示装置显示输出频率，并且向 PLL IC输出串行频率控制字。即MUP根据键盘输入装置输入的设定数据，将始终信号输出到PLL IC的端子CLK，将数据信号输出到PLL IC的端子DATA，将锁存是能信号输出到PLL IC的端子LE。PLL IC参照图2，具体说明PLL振荡电路中的PLL IC0图2是PLL IC的具体的电路结构框图。另外，图2的PLL IC表示亚德诺半导体(Aanlogue Devices)的2. 4GHz是种发生器 PLL “ADF4113”。ADF4113时钟发生器用于构成需要非常低的噪声的稳定的参考信号的PLL 时钟源。PLL IC如图2所示，具有放大器、24比特输入寄存器(24-BIT INPUT REGISTER)、 差分放大器、14比特R计数器(14-BIT R COUNTER) R计数器锁存电路(R C0UNTERLATCH)、功能锁存电路(FUCTION LATCH)、13比特B计数器(13-BIT COUNTER)、6比特A计数器(6-BIT COUNTER)、放大器、相位频率检测器(PHASE FREQUENCY DETECTOR)、电荷泵(CHARGE PUMP)、 参考输出电路(REFERENCE本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：吴永飞，韩莹，胡德隆，
申请(专利权)人：哈尔滨飞羽科技有限公司，
类型：发明
国别省市：
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