具有垂直沟道晶体管的半导体存储器件及其制造方法技术

本发明专利技术提供一种具有垂直沟道晶体管的半导体存储器件及其制造方法。该半导体器件包括：半导体衬底；半导体柱，从半导体衬底延伸，该半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域和第三区域之间，第三区域位于第二区域与半导体衬底之间，直接相邻的区域具有不同的导电类型；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；以及第二栅极图案，设置在第三区域上，其中第二区域通过第二栅极图案欧姆连接到衬底。

【技术实现步骤摘要】

本公开涉及一种半导体器件及其制造方法，更具体地，涉及一种具有垂直沟道晶体管的半导体器件及其制造方法。
技术介绍
垂直沟道晶体管具有分别设置在沟道区域的上侧和下侧的源极电极和漏极电极。 二维金属氧化物半导体场效应晶体管(MOSFET)具有分别设置在沟道区域两侧的源极电极和漏极电极。
技术实现思路
根据一实施例，半导体存储器件包括半导体衬底；半导体柱，从半导体衬底延伸，该半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域与第三区域之间，第三区域位于第二区域与半导体衬底之间，直接相邻的区域具有不同的导电类型；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；以及第二栅极图案，设置在第三区域上，其中第二区域通过第二栅极图案欧姆连接到衬底。半导体存储器件还可以包括电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域，位线设置在字线与衬底之间，位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。半导体存储器件还可以包括设置在第二栅极图案与第三区域之间的第二绝缘层。半导体存储器件还可以包括第三栅极图案，第三栅极图案设置在第三区域上背对第二栅极图案，并设置得相对于半导体柱与第一栅极图案基本共面，第三绝缘层在第三栅极图案与第三区域之间。根据一实施例，一种半导体存储器件包括半导体衬底；从半导体衬底延伸的半导体柱，半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域与第三区域之间，第三区域位于第二区域与半导体衬底之间，直接相邻的区域具有不同的导电类型；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；第二栅极图案，设置在第三区域上，第二绝缘层在第二栅极图案与第三区域之间，第二区域通过第二栅极图案欧姆连接到衬底；第三栅极图案，设置在第三区域上背对第二栅极图案并设置得相对于半导体柱与第一栅极图案基本共面，第三绝缘层在第三栅极图案与第三区域之间；电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域。第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。位线可以设置在字线与半导体衬底之间，位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。根据一实施例，一种形成半导体存储器件的方法包括在半导体衬底中形成具有基本相同构造的第一沟槽和第二沟槽，第一沟槽和第二沟槽设置得彼此相邻且在第一方向上延伸；在第一沟槽中形成第一栅极图案且在第二沟槽中形成第二栅极图案；在第一栅极图案上且在第一沟槽中形成第三栅极图案；形成在基本垂直于第一方向的第二方向上交叉第一沟槽的第三沟槽；在第三沟槽中形成位线；在第二栅极图案上形成第四栅极图案；在第四栅极图案上且在第二沟槽中形成插塞绝缘图案；以及在第三栅极图案上形成字线。该方法还可以包括在设置于第一沟槽和第二沟槽之间的半导体柱上形成存储元件，该半导体柱具有在第三栅极图案与第四栅极图案之间的有源区域。该方法还可以包括在形成第一栅极图案之前在第一沟槽的侧壁上形成第一绝缘层。该方法还可以包括在形成第二栅极图案之前在第二沟槽的下侧壁上形成第二绝缘层。该方法还可以包括在形成第三栅极图案之前在第二沟槽的上侧壁上以及在第一栅极图案的顶表面上形成第三绝缘层。第四栅极图案可以直接接触半导体柱的有源区域。存储元件包括电容器。该方法还可以包括在形成位线之前，在第三沟槽中形成下绝缘图案。该方法还可以包括在形成位线之前，在有源区域以下的半导体柱中进行掺杂操作。掺杂操作可以使用具有与半导体衬底的导电类型不同的导电类型的杂质进行。 附图说明附图被包括以提供对本专利技术构思的进一步理解，附图被并入本说明书中且构成本专利技术书的一部分。附图示出本专利技术构思的示范性实施例，并与描述一起用于解释本专利技术构思的原理。在附图中图1是示意性示出根据本专利技术构思一实施例的半导体器件的电路图；图2A和图2B是示出根据本专利技术构思一实施例的半导体器件的图；图3是示出根据本专利技术构思一实施例的半导体器件的示意图；图4是示出根据本专利技术构思一实施例的制造半导体器件的方法的流程图；图5A至图20A是剖视图，示出根据参照图4描述的本专利技术构思的实施例的制造半导体器件的方法；图5B至图20B是透视图，示出根据参照图4描述的本专利技术构思的实施例的制造半导体器件的方法；图21至图23是根据参照图4描述的本专利技术构思的实施例的半导体器件的透视图；图24是示出根据本专利技术构思一实施例的制造半导体器件的方法的流程图；图25A至图33A是剖视图，示出根据参照图24描述的本专利技术构思的实施例的制造半导体器件的方法；图25B至图33B是透视图，示出根据参照图24描述的本专利技术构思的实施例的制造半导体器件的方法；图34是流程图，示出根据本专利技术构思一实施例的制造半导体器件的方法；图35A至图47A是剖视图，示出根据参照图34描述的本专利技术构思的实施例的制造半导体器件的方法；图35B至图47B是透视图，示出根据参照图34描述的本专利技术构思的实施例的制造半导体器件的方法；图48至图55是示出根据本专利技术构思的实施例制造的半导体器件的透视图；图56至图57是示出根据本专利技术构思的实施例的包括垂直沟道晶体管的电子器件的平面图；图58至图62是示出根据本专利技术构思一实施例的制造半导体器件的方法的透视图；图63和图64分别是根据参照图58至图62描述的实施例制造的半导体器件的平面图和透视图；以及图65和图66是示意性示出根据本专利技术构思的实施例的包括垂直沟道晶体管的电子器件的方框图。具体实施例方式本专利技术构思的优点和特征及其实施方法将通过以下参照附图描述的实施例而被阐明。然而，本专利技术构思可以以不同的形式体现且不应解释为局限于这里阐述的实施例。相反，提供这些实施例以使得本公开透彻和完整，并将本专利技术构思的范围充分传达给本领域技术人员。在说明书中，将理解，当层(或膜)被称为在另一层或衬底“上”时，它可以直接在另一层或衬底上，或者还可以存在居间层。图1是示意性示出根据本专利技术构思一实施例的半导体器件的电路图。参照图1，提供开关元件SWE以串联地连接存储元件ME和下布线LW。也就是说， 开关元件SWE的源极/漏极电极之一电连接到存储元件ME，开关元件SWE的源极/漏极电极中的另一个连接到下布线LW。开关元件SffE可以包括控制源极/漏极电极之间的电连接的控制电极(或栅极图案)，控制电极或栅极图案电连接到交叉下布线LW的上布线UW。在一实施例中，开关元件STO可以是η沟道金属氧化物场效应晶体管(NM0SFET)。然而，根据一实施例，开关元件STO可以为ρ沟道MOSFET (PM0SFET)。根据一实施例，存储元件ME可以是构建DRAM存储器件的电容器。根据一实施例， 存储元件ME可以是铁电电容器、磁隧道结(MTJ)、可变电阻元件或基于电荷存储机理的存储元件。开关元件SffE可以用作用于控制到这些存储元件的电连接的开关器件。根据本专利技术构思一实施例，开关元件S本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：金大益，洪亨善，黄有商，郑铉雨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：