本发明专利技术公开了一种绝缘体上宽禁带材料CMOS结构，PMOS晶体管与NMOS晶体管共用栅极区域，NMOS晶体管的源极区域和漏极区域进行离子掺杂注入后，构成NMOS晶体管的源极区域和漏极区域的半导体材料的禁带宽于硅的禁带。本发明专利技术通过在NMOS晶体管的源漏端引入使用SiC，增大旁路PN结空穴势垒，大大减小旁路漏电流；同时又不会影响NMOS的阈值电压，并且由于NMOS在源漏端使用SiC，在沟道方向存在张应力（TensileStress），可有效增大电子迁移率，进一步改善NMOS性能。
【技术实现步骤摘要】
本专利技术涉及集成电路制造
，尤其涉及一种绝缘体上宽禁带材料CMOS结构及其制备方法。
技术介绍
MOSFET有P沟道和N沟道两种，每种MOSFET中又有耗尽型MOSFET和增强型 MOSFET两类，由N沟道和P沟道两种MOSFET组成的电路称为互补MOS或CMOS电路。CMOS 反相器是由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成，通常P沟道管作为负载管，N沟道管作为输入管，这种配置可以大幅降低功耗，因为在两种逻辑状态中，两个晶体管中的一个总是截止的，并且由于CMOS反相器的电阻相对较低，处理速率也能得到提高。图1示出了现有技术中的CMOS反相器的剖面图，如图1所示，PMOS和NMOS在图1的水平方向上并排布置，包括半导体衬底000，在以隔离结构隔开的N型掺杂阱101和P型掺杂阱102中，分别形成PMOS和NM0S，N型掺杂阱101两侧形成P型源极区域/漏极区域201， P型掺杂阱102两侧形成N型源极区域/漏极区域202，301和302分别表示栅极电极。图 2示出了图1所示的CMOS反相器结构的等效电路，其中，PMOS的源极与电源线Vdd连接在一起，NMOS的源极与地线Vss连接在一起，PMOS的栅极和NMOS的栅极相互连接作为输入端 Vin,并且PMOS的漏极和NMOS的漏极相互连接作为输出端Vout。CMOS反相器的基本工作原理是当输入高电平时，NMOS导通，PMOS截止，输出低电平；反之，当输入低电平时，NMOS 截止，PMOS导通，输出高电平。上述传统的CMOS反相器为双管结构，中国申请CN101916762A公开了一种绝缘体上硅互补金属氧化物半导体场效应管结构，即NMOS和PMOS共享同一栅极，而两者的源漏端各自沿栅极交叉方向布局，栅极下衬底为弱P型，图3a和图北分别示出了该CMOS器件的两种版图结构的实施例示意图。由图所示，该CMOS结构包括共用栅极区域10、10’的PMOS 晶体管和NMOS晶体管，围绕栅极区域10、10’依次布置有PMOS的源极区域20、20’、NMOS 的源极区域30、30’、PM0S的漏极区域40、40’以及NMOS的漏极区域50、50’，上述栅极区域 10、10，、源极区域20、20，、30、30，及漏极区域40、40，、50、50，内分别布置有相应的栅极电极100、100’、源极电极200、200，、300、300，和漏极电极400、400，、500、500，，并且上述各个源极区域与漏极区域之间、以及各个源极区域与周边区域之间、各个漏极区域与周边区域之间均布置有绝缘隔离物。PMOS晶体管的漏极区域40、40’与NMOS晶体管的漏极区域50、 50，分别通过PMOS晶体管的漏极电极400、400，和NMOS晶体管的漏极电极500、500，连接在一起，为Vout ；PMOS晶体管的源极区域20、20，通过其源极电极200、200，连接电源线Vdd， NMOS晶体管的源极区域30、30，通过其源极电极300、300，接地线Vss，栅极电极100、100， 为输入Vin。当栅压大于Vdd (即高电平)时，沟道反型为N型，NMOS开启，PMOS关闭；当栅压为0时，PMOS开启，NMOS关闭，从而形成一个单管反相器结构，可以有效增大CMOS集成密度。而当NMOS和PMOS的源漏端各自沿栅极对角线交叉方向布局时，可以增大沟道长度，抑制短沟道效应(SCE，Short Channel Effect)。但该专利技术存在一个缺陷，即当栅极加高电平时，NMOS开启，PMOS关闭，但当此时N型沟道下衬底未完全耗尽时，下面为P型，从而存在一个PMOS的P+型源端(高电平) Ρ型未耗尽区0NM0S的N+型源漏端(低电平)的导通通道， 形成旁路漏电流If，使器件功耗增大。由于超薄顶层硅型绝缘体上硅制备很难，因此很难保证衬底完全耗尽。为了克服这个缺陷，中国专利CN102005454A提出一种减小旁路漏电流的方法，即在NMOS源漏两端通过斜角度注入比衬底P-掺杂剂量大些的P型补偿层，从而增大旁路PN结正向开启电压，减小旁路漏电流，降低功耗，但通过这种方法增大旁路PN结正向开启电压的作用非常有限。宽禁带半导体材料(即禁带宽度Eg大于或等于2. 3ev的半导体材料)被称为第三代半导体材料，主要包括金刚石、SiC、GaN等。和第一代、第二代半导体材料相比，第三代半导体材料具有禁带宽度大，电子漂移饱和速度高、介电常数小、导电性能好的特点，非常适用于制作抗辐射、高频、大功率和高密度集成的电子器件。
技术实现思路
针对上述存在的问题，本专利技术的目的是提供一种绝缘体上宽禁带材料CMOS结构及其制备方法，增大了旁路PN结空穴势垒，大大减小旁路漏电流，同时又不会影响NMOS的阈值电压，进一步改善NMOS性能，功率消耗低。本专利技术的目的是通过下述技术方案实现的一种绝缘体上宽禁带材料CMOS结构，包括被布置在底部绝缘体上的PMOS晶体管和 NMOS晶体管；所述PMOS晶体管与所述NMOS晶体管共用栅极区域，所述栅极区域包括P型半导体材料，围绕所述栅极区域依次布置有所述PMOS晶体管的源极区域、所述NMOS晶体管的源极区域、所述PMOS晶体管的漏极区域、以及所述NMOS晶体管的漏极区域；并且，所述 PMOS晶体管的漏极区域与所述NMOS晶体管的漏极区域分别通过所述PMOS晶体管的漏极电极和所述NMOS晶体管的漏极电极连接在一起；所述PMOS晶体管的源极区域通过其源极电极连接电源线，所述NMOS晶体管的源极区域通过其源极电极接地；其中，所述NMOS晶体管的源极区域和漏极区域进行离子掺杂注入后，构成NMOS晶体管的源极区域和漏极区域的半导体材料的禁带宽于硅的禁带。上述绝缘体上宽禁带材料CMOS结构，其中，注入的离子为碳离子，所述构成NMOS 晶体管的源极区域和漏极区域的半导体材料为宽禁带材料，并且该宽禁带材料为Sic。上述绝缘体上宽禁带材料CMOS结构，其中，所述PMOS晶体管的漏极区域和源极区域分别位于栅极区域的一对对角的外侧，所述NMOS晶体管的漏极区域和源极区域分别位于栅极区域的另一对对角的外侧。上述绝缘体上宽禁带材料CMOS结构，其中，所述PMOS晶体管的漏极区域和源极区域分别位于栅极区域的一对对边的外侧，所述NMOS晶体管的漏极区域和源极区域分别位于栅极区域的另一对对边的外侧。上述绝缘体上宽禁带材料CMOS结构，其中，各个所述源极区域与所述漏极区域之间、各个所述源极区域与周边区域之间、以及各个所述漏极区域与周边区域之间均布置有绝缘隔离物。一种如上述任意一项所述的绝缘体上宽禁带材料CMOS结构的制备方法，其中，包括下列步骤在一衬底之上形成有掩埋绝缘层并且在该掩埋绝缘层之上形成有硅基体，在内部形成有浅沟槽隔离结构的硅基体所包含的阱区的上方生长氧化层和多晶硅层，对多晶硅层进行刻蚀形成多晶硅栅极，在阱区中植入P型离子形成PMOS的源极区漏极区，及在阱区中植入 N型离子形成NMOS的源极区漏极区；涂覆光刻胶覆盖在硅基体及栅极上，之后进行光刻工艺，在光刻胶中形成对准NMOS的源极区和漏极区的开口；利用所述开口进行斜角度双向碳离子注入，使其与所述NMOS晶体管的源极区漏极区中的硅结合，注入完成后使得NM本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：黄晓橹，刘格致，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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