本发明专利技术提供半导体装置及其数据存取方法。根据一实施方式，一种半导体装置包括：NAND型闪存、纠错部以及表。NAND型闪存作为主存储器而起作用，能够保存数据。纠错部对与所述数据有关的错误进行检测、纠正。表按每一所述数据，具有与所使用的纠错方式有关的信息。纠错部根据所述表内的所述信息，对每一所述数据选择所应用的纠错方式。
【技术实现步骤摘要】
本专利技术涉及。
技术介绍
以往，作为存储设备，NAND型闪存广泛使用。另外，在NAND型闪存中，ECC功能也广泛使用。然而，如果是以往的ECC功能，则有时功耗变得较大。
技术实现思路
本专利技术的实施方式提供能够降低功耗的。总体地，根据一实施方式，一种半导体装置包括NAND型闪存、纠错部以及表。 NAND型闪存作为主存储器而起作用，能够保存数据。纠错部对与所述数据有关的错误进行检测、纠正。表按每一所述数据，具有与所使用的纠错方式有关的信息。纠错部根据所述表内的所述信息，对每一所述数据选择所应用的纠错方式。根据本专利技术的实施方式，能够提供能够降低功耗的。附图说明图1是根据第1实施方式的半导体装置的框图。图2是根据第1实施方式的NAND控制器的框图。图3是根据第1实施方式的表象表的示意图。图4是根据第1实施方式的数据的写入方法的流程图。图5是根据第1实施方式的地址变换表的示意图。图6是根据第1实施方式的ECC部的框图。图7是以及图8是根据第1实施方式的页数据的示意图。图9以及图10分别是根据第1实施方式的数据的读取方法以及写入方法的流程图。图11是根据第2实施方式的ECC部的框图。图12是根据第2实施方式的页数据的示意图。图13以及图14分别是根据第2实施方式的数据的读取方法以及写入方法的流程图。图15是根据第3实施方式的ECC部的框图。图16是根据第3实施方式的半导体装置的框图。图17是根据第4实施方式的NAND型闪存的框图。图18是根据第4实施方式的地址变换表的示意图。图19以及图20分别是根据第4实施方式的数据复制方法的流程图以及概念图。图21是根据第4实施方式的变形例的数据复制方法的概念图。图22是根据第5实施方式的记录装置的框图。图23是根据第5实施方式的驱动控制电路的框图。图M是根据第5实施方式的个人计算机的立体外观图。具体实施例方式下面对于根据第1实施方式的半导体装置进行说明。1.关于半导体装置的结构首先，使用图1对根据本实施方式的半导体装置的结构进行说明。图1是根据本实施方式的半导体装置的框图。根据本实施方式的半导体装置，是具备处理器、作为主存储器而使用的NAND型闪存和管理对该NAND型闪存的存取的存储器管理装置的信息处理系统。如图1所示，半导体装置1大体具备信息处理装置10以及存储装置20，两者通过例如总线等连接为能够互相通信。信息处理装置10以及存储装置20既可以共同形成于同一半导体基板上，也可以形成为分立的芯片。另外，存储装置20具备多个半导体存储器，在本实施方式中包含易失性半导体存储器21以及非易失性半导体存储器22。1. 1关于信息处理装置10的结构首先，对于信息处理装置10的结构进行说明。如图1所示，信息处理装置10具备多个处理器11、二级高速缓冲存储器12、总线13以及存储器管理装置14，且通过例如 SoC (system on chip,片上系统)形成。各处理器11具备一级高速缓冲存储器16以及MMU (memory management unit，存储器管理单元)15。作为处理器11，使用例如CPU (Central Processing Unit，中央处理单元)，但也可以使用 MPU (Micro Processor Unit，微处理器单元)、GPU (Graphic Processor Unit，图形处理器单元)等其他的处理单元。另外在图1中，处理器11的数量为4个，但只要是1个以上即可。另外处理器11共享二级高速缓冲存储器12，经由总线13与存储器管理装置14电连接。并且，经由存储器管理装置14对存储装置20进行存取。进而处理器11 从存储装置20读取OS并执行之，进而从存储装置20等读取应用，在OS上执行之。存储器管理装置14与存储装置20内的易失性半导体存储器21以及非易失性半导体存储器22电连接。并且，存储器管理装置14根据处理器11的请求对存储装置20进行存取，从存储装置20读取数据，另外向存储装置20写入数据。另外存储器管理装置14能够与处理器11不同步工作，在处理器11的处理执行中，能够对非易失性半导体存储器执行损耗平均(wear leveling)、无用单元收集(garbage collection)以及压缩(compaction) 等处理。1. 2关于存储装置20的结构接下来，继续参照图1，对于存储装置20的结构进行说明。如前所述，存储装置20具备易失性半导体存储器21以及多个非易失性半导体存储器22。这些易失性半导体存储器21以及非易失性半导体存储器22作为处理器11的主存储器而使用。在本实施方式中，对非易失性半导体存储器22确保充分的存储器量，非易失性半导体存储器22的存储器容量比易失性半导体存储器21大。并且在易失性半导体存储器21中，从非易失性半导体存储器22高速缓存例如最近存取的数据、使用频率高的数据等存取的可能性高的数据。在处理器11对易失性半导体存储器21进行存取时，当在易失性半导体存储器21中不存在存取对象数据的情况下，从非易失性半导体存储器22向易失性半导体存储器21传送必要的数据。这样，通过将易失性半导体存储器21与非易失性半导体存储器22组合使用，比易失性半导体存储器21的存储器容量大的存储器空间能够作为主存储器而使用。在本实施方式中，易失性半导体存储器21为例如DRAM (Dynamic Random Access Memory，动态随机存储器)。然而作为易失性半导体存储器21，也可以代替DRAM，而使用 FPM-DRAM (Fast Page Mode DRAM，快页模式 DRAM)、EDO-DRAM (Extended Data Out DRAM，扩充的数据输出DRAM)或者SDRAM (Synchronous DRAM，同步DRAM)等那样的在计算机中作为主存储器而使用的存储器。另外，只要能够进行DRAM程度的高速随机存取、能够存取的上限次数没有实质的限制，也可以代替易失性半导体存储器21，而使用MRAM^agnetoresistive Random Access Memory,磁致电阻的随机存储器)、FeRAM(Ferroelectric Random Access Memory，铁电随机存储器)等非易失性随机存储器。而且易失性半导体存储器21容量比非易失性半导体存储器22小(例如128M字节 4G字节等)但能够高速存取。另外在本实施方式中，非易失性半导体存储器22为例如NAND型闪存。因此在以下的说明中，有时将非易失性半导体存储器22称为NAND型闪存22。然而，非易失性半导体存储器22也可以是例如NOR型闪存等其他的非易失性半导体存储器。非易失性半导体存储器22与易失性半导体存储器21相比容量大(例如32G字节 512G字节等)但存取时间长。在如本实施方式那样非易失性半导体存储器22为NAND型闪存的情况下，写入与读取以页为单位执行。擦除以包含多个页的块为单位进行。1. 3关于存储器管理装置14的结构接下来，对于上述存储器管理装置14的结构，特别着眼于用于管理NAND型闪存22 的结构，使用图2进行说明。图2是存储器管理装置14的框图。1. 3. 1关于存储器管理装置14的整体结构如图2所示，存储器管理装置本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：畦崎勉，大河原一树，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。