一种增强应力记忆效应的栅多晶硅刻蚀方法技术

本发明专利技术一般涉及一种半导体制备技术领域，更确切的说，本发明专利技术涉及一种增强应力记忆效应（SMT）的栅多晶硅刻蚀方法。本发明专利技术正是基于在不过多的改变已有制程工序的前提下，通过在栅极的制备工艺步骤中，改进多晶硅栅极的刻蚀工艺方法，形成倒梯形的多晶硅结构，以使SMT退火之后，侧墙会对多晶硅栅倒梯形的两侧斜边产生较强的张应力以传导到NMOS器件沟道内，形成更大的压应力，从而提高NMOS器件电子迁移率，增强了SMT对NMOS的作用，提高了NMOS器件性能。

【技术实现步骤摘要】

本专利技术一般涉及一种半导体制备
，更确切的说，本专利技术涉及。
技术介绍
随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用；CMOS器件中引入应力，主要是为了提高器件载流子迁移率，在CMOS器件沟道方向(longitudinal)上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益，在沟道宽度方向(transverse)上的张应力对NMOS和PMOS器件的载流子迁移率均有益，而在垂直沟道平面方向(out-of-plane)的压应力对NMOS器件电子迁移率有益，张应力则对PMOS器件空穴迁移率有益。应力记忆效应(SMT，Stressmemorization technique)是一种 CMOS 工艺中引入应力的方法，其工艺流程为在器件源漏注入之后，沉积一层氮化硅薄膜保护层(cap layer), 紧接着进行源漏退火，在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，这些应力会被记忆在多晶硅栅之中，在多晶硅中沿垂直沟道平面方向(out-of-plane)会产生张应力，而沟道方向(longitudinal)会产生压应力；在接下来的工艺中，氮化硅薄膜保护层被刻蚀掉，但记忆在多晶硅栅中的应力，仍然会传导到CMOS 半导体器件的沟道之中，传导到沟道中的应力为垂直沟道平面方向(out-of-plane)的压应力以及沟道方向(longitudinal)上的张应力，由上述应力对CMOS器件载流子迁移率的影响可以得出，这样的应力效果对提高NMOS器件电子迁移率有益。
技术实现思路
鉴于上述问题，本专利技术提供，其中，包括以下步骤在一半导体器件衬底所包含的栅氧化物层上沉积一多晶硅层； 利用一辅助介质层进行光刻工艺以在所述多晶硅层上形成栅极图案，其中，栅极图案作为掩膜；以及进行第一步多晶硅栅刻蚀工艺，在多晶硅层厚度上部分刻蚀所述多晶硅层，形成一近乎垂直的顶部栅极和位于栅氧化物层上所述多晶硅层的未被刻蚀掉部分形成一多晶硅保留层；进行第二步多晶硅栅刻蚀工艺，继续在多晶硅层厚度上进行部分刻蚀，同时进行侧向刻蚀，刻蚀至即将接触到栅极氧化物为止，形成一上宽下窄的倒梯形上部栅极，所述多晶硅保留层被部分刻蚀；进行第三步刻蚀工艺，完全刻蚀掉所述多晶硅保留层并形成位于所述倒梯形上部栅极下方的一上宽下窄的倒梯形下部栅极，同时所述倒梯形上部栅极和所述倒梯形下部栅极构成一完整的上宽下窄倒梯形结构；其中，所述倒梯形上部栅极和所述倒梯形下部栅极共同构成所述半导体器件的栅极； 在器件源漏注入之后，进行应力记忆效应工艺步骤，首先沉积一层保护膜，紧接着进行源漏退火工艺，之后，刻蚀掉所述掩膜沉积保护层，继续完成半导体器件制备工艺。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，所述刻蚀工艺采用多步骤刻蚀多晶体。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，进行所述第一步多晶硅刻蚀工艺采用氯气，溴化氢和氧气的混合气体进行刻蚀。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，所述第二步多晶硅刻蚀工艺采用氯气，四氟化碳和氧气的混合气体进行刻蚀，至即将接触到栅极氧化物为止。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，进行所述第二步多晶硅刻蚀工艺时需要较大程度的侧向刻蚀。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，进行所述第三步刻蚀工艺采用溴化氢和氧气的混合气体进行刻蚀。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，进行所述第三步刻蚀工艺首先采用低压和有较高的选择比氧化物进行刻蚀，然后再提高压力和氧化物选择比进行过刻蚀，以形成倒梯形多晶硅栅极。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，进行所述第二步多晶硅栅刻蚀时，近乎垂直的顶部栅极同时被侧向刻蚀与所述第二步多晶硅栅刻蚀时形成的中部栅极形成一完整倒梯形结构的所述上部栅极。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，所述半导体器件衬底为一金属氧化物半导体NMOS器件衬底。上述的增强应力记忆效应的栅多晶硅刻蚀方法，其中，所述保护膜材质为氮化硅。本专利技术正是基于在不过多的改变已有制程工序的前提下，通过在栅极的制备工艺步骤中，改进多晶硅栅极的刻蚀工艺方法，形成倒梯形的多晶硅结构，以使SMT退火之后， 侧墙会对多晶硅栅倒梯形的两侧斜边产生较强的张应力以传导到NMOS器件沟道内，形成更大的压应力，从而提高NMOS器件电子迁移率，增强了 SMT对NMOS的作用，提高了 NMOS器件性能。本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本专利技术的这些和其他方面的优势无疑将显而易见。附图说明参考所附附图，以更加充分的描述本专利技术的实施例。然而，所附附图仅用于说明和阐述，并不构成对本专利技术范围的限制。图1是本专利技术增强应力记忆效应的栅多晶硅刻蚀方法的结构示意图； 图2是本专利技术第一步多晶硅刻蚀工艺结构示意图3是本专利技术第二步多晶硅刻蚀工艺结构示意图； 图4是本专利技术第三步多晶硅刻蚀工艺结构示意图。具体实施方式参见图1-4所示，，其中，在一 NMOS半导体器件衬底1上所包含的栅氧化物层上沉积一多晶硅层；再沉积一层硬掩膜，利用光刻工艺形成栅极图案，利用栅极图案作为掩膜进行第一步多晶硅刻蚀工艺(参见图2)，首先采用氯气(Cl2),溴化氢(HBr)和氧气(O2)的混合气体进行刻蚀，同时保持多晶硅层上半部分近乎垂直的形貌，以形成顶部栅极4和位于栅氧化物层上所述多晶硅层的未被刻蚀掉部分形成一多晶硅保留层5;再用氯气(Cl2),四氟化碳(CF4)和氧气(O2)的混合气体进行第二步多晶硅栅刻蚀工艺(参见图3)，以进一步刻蚀多晶硅保留层5和侧向刻蚀顶部栅极4至即将接触到氧化物为止，此步骤需较大程度的侧向刻蚀以使多晶硅保留层5刻蚀为较薄的多晶硅保留层51，顶部栅极4形成倒梯形顶部栅极41及与此步刻蚀工艺形成的中部栅极6共同构成上宽下窄的倒梯形上部栅极7。进行第三步多晶硅刻蚀工艺(参见图4)，完全刻蚀掉所述多晶硅保留层51并形成位于所述上部栅极下方的一上宽下窄的倒梯形下部栅极8 ；既在低压下使用溴化氢(HBr) 和氧气(O2)的混合气体，在对氧化物(oxide)有较高的选择比的前提下进行刻蚀，之后采用高压情况下使用继续使用溴化氢(HBr)和氧气(O2)的混合气体，进一步提高氧化物 (oxide)的选择比情况下，同时通过提高压力，以减少物理轰击继续加大侧向刻蚀，从而刻蚀出位于所述上部栅极7下方的一上宽下窄的倒梯形下部栅极8 ；上述的上部栅极7和下部栅极8构成一完整的上宽下窄倒梯形多晶硅栅极2。在器件源漏注入之后，进行应力记忆效应工艺步骤，首先沉积一层氮化硅保护膜作为多晶硅的保护层，紧接着进行源漏退火工艺；由于在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅极2以及侧墙3之间的热应力和内应力效应，这些应力会被记忆在多晶硅栅极2之中，在多晶硅栅极2中沿垂直沟道平面方向(out-of-plane) Z会产生张应力，而沟道方向(longitudinal) X会产生压应力；在接下来的工艺中，氮化硅薄膜保护层被刻蚀掉，但记忆在多晶硅栅结构2中的应力，仍然会传导到CMOS半导体器件的沟道之中，传导到沟道中的应力为垂直沟道平面方向(out-of-p本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：俞柳江，李全波，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：