一种MOS晶体管制造技术

本发明专利技术提供一种MOS晶体管，该晶体管为沟槽型垂直双扩散晶体管，采用金属插塞的方式将用以引出源电极的金属层填充在位于相邻两源区之间的接触孔内，并在接触孔下方形成一重掺杂的体接触区域，此时，该MOS晶体管结构中金属均通过接触孔内填充的金属插塞与硅体接触，接触孔侧壁接触的硅体为第一半导体类型掺杂的源区，接触孔底部接触的硅体为第二半导体类型掺杂的体接触区，二者均为重掺杂区域，有效防止了金属与轻掺杂硅体接触产生的各种寄生效应，改善晶体管性能。与此同时，金属插塞的引入，大大缩小了接触孔的孔径，进一步减小器件尺寸，提高器件集成度。

【技术实现步骤摘要】

本专利技术涉及晶体管结构，具体涉及一种沟槽型垂直双扩散晶体管结构，属于半导体

技术介绍
在半导体集成电路中，以双扩散MOS晶体管为基础的电路，简称DM0S，利用两种杂质原子的侧向扩散速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。与普通MOS晶体管相比，DMOS在结构上有两个主要区别一是将P型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的 N-漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。DMOS晶体管又可分为横向DMOS晶体管(LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，垂直DMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。图1所示为传统的TDMOS晶体管结构。如图1所示，传统的TDMOS晶体管100包括一 N+半导体衬底101以及依次位于其表面的N-外延层102和P型阱区103，多晶硅栅极130位于延伸至外延层102的沟槽内， 其与N-外延层102、P型阱区103以及N+掺杂的源区111间有栅氧化层131隔开，该TDMOS 晶体管100的漏电极由N+半导体衬底101底面覆盖的漏极金属层120引出，其源电极由覆盖N+掺杂的源区111表面的源极金属层110引出。由图1所示可知，该结构中，源极金属层110位于P型阱区103表面，其与硅体区接触的部分为轻掺杂的P型阱区103，此处金属-半导体接触易引发各种寄生效应，影响晶体管性能。
技术实现思路
本专利技术要解决的技术问题是，提供一种MOS晶体管，改善现有结构中的金属接触， 防止各种寄生效应的产生，进一步改善器件性能。为解决上述技术问题，本专利技术提供的MOS晶体管包括第一半导体类型的半导体衬底O01)；位于半导体衬底(201)表面的第一半导体类型掺杂的外延层(202)；位于外延层Q02)内的、第二半导体类型掺杂的阱区(203)；若干位于阱区Q03)内的第一沟槽010)，其沟槽深度大于阱区(203)深度，延伸至外延层O02)内，且该第一沟槽O10)内衬栅氧化层012)并填充多晶硅形成多晶硅栅 (211)；以及若干位于阱区(203)内相邻两第一沟槽(210)之间的接触孔Q20)，其内衬粘合层 (232)并填充有第一金属(23 形成金属插塞；若干位于接触孔(220)下方的第二半导体类型掺杂的体接触区(204)；若干位于阱区Q03)内第一沟槽(210)和接触孔(220)之间的第一半导体类型掺杂的源区031)。进一步的，半导体衬底(201)和第一半导体类型掺杂的源区(231)均为重掺杂，且源区(231)掺杂浓度小于半导体衬底O01)的掺杂浓度；外延层(20 为轻掺杂，且外延层 (202)的掺杂浓度小于半导体衬底O01)和源区031)的掺杂浓度。进一步的，体接触区(204)为重掺杂，阱区(203)为轻掺杂，S卩体接触区(204)的掺杂浓度大于阱区O03)的掺杂浓度。进一步的，接触孔(220)孔径为0. 2μπι 0. 5μπι，孔深为0. ；35 μ m 1 μ m，该接触孔(220)的孔深大于源区031)的离子注入深度、且远小于第一沟槽(210)的沟槽深度。可选择的，接触孔Q20)内衬的粘合层(23 为Ti/TiN叠层。可选择的，接触孔Q20)内填充的第一金属(233)为钨(W)。进一步的，第一沟槽O10)内衬的栅氧化层012)向外延伸至覆盖源区031)表进一步的，多晶硅栅011)表面覆盖有氧化层(214)。进一步的，覆盖源区031)表面的栅氧化层(212)和覆盖多晶硅栅Qll)表面的氧化层(214)表面均覆盖有一绝缘介质层013)，该绝缘介质层(21 表面与第一金属层(233)表面持平。可选的，栅氧化层(21 和氧化层(214)表面覆盖的绝缘介质层013)为硼磷硅玻璃(BPSG)。进一步的，绝缘介质层(21 及第一金属层(23 表面覆盖有第二金属层(230)。进一步的，第二金属层(230)为一叠层结构，包括粘合层(23 和第三金属层(234)。可选的，粘合层032)为Ti/TiN叠层，第三金属层(234)为AlSiCu合金。作为最佳实施方案，第一半导体类型掺杂为N型掺杂，第二半导体类型掺杂为P型掺杂。作为又一实施方案，第一半导体类型掺杂为P型掺杂，第二半导体类型掺杂为N型掺杂。本专利技术的技术效果是，采用金属插塞的方式将用以引出源电极的金属层填充在位于相邻两源区(231)之间的接触孔Q20)内，在接触孔Q20)内形成金属插塞，并在接触孔 (220)下方形成一重掺杂的体接触区域004)，此时，该MOS晶体管结构中金属均通过接触孔Q20)内填充的粘合层(23 和第一金属层(23 (即金属插塞)与硅体接触，接触孔 (220)侧壁接触的硅体为第一半导体类型掺杂的源区031)，接触孔(220)底部接触的硅体为第二半导体类型掺杂的体接触区004)，二者均为重掺杂区域，S卩本专利技术提供的MOS晶体管实际为一沟槽型垂直双扩散晶体管(TDM0Q结构，其源极金属层与硅体接触的区域均为重掺杂区域，有效防止了金属与轻掺杂硅体接触产生的各种寄生效应，改善晶体管性能。 与此同时，引入金属插塞代替传统的接触孔金属填充以实现金属与源区的接触，大大缩小了接触孔的孔径，进一步减小器件尺寸，提高器件集成度。附图说明图1为现有垂直双扩散MOS晶体管结构示意图；图2为本专利技术提供的MOS晶体管结构示意图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术作进一步的详细描述。图2为本专利技术提供的MOS晶体管结构示意图。如图2所示，该MOS晶体管200实际为一沟槽型垂直双扩散晶体管(TDMOS)，该 TDMOS晶体管200包括第一半导体类型的半导体衬底201 ；位于半导体衬底201表面的第一半导体类型掺杂的外延层202 ；位于外延层202内的、第二半导体类型掺杂的阱区203 ；若干位于阱区203内的第一沟槽210，其沟槽深度大于阱区203深度，延伸至外延层202内，且该第一沟槽210内衬栅氧化层212并填充多晶硅形成多晶硅栅211 ；以及若干位于阱区203内相邻两第一沟槽210之间的接触孔220，其内衬粘合层232并填充有第一金属233形成金属插塞；若干位于接触孔220下方的第二半导体类型掺杂的体接触区204，该体接触区204 位于阱区203内；若干位于阱区203内第一沟槽210和接触孔220之间的第一半导体类型掺杂的源区 231。本具体实施方式提供的TDMOS晶体管200结构中，半导体衬底201和源区231均为重掺杂，且源区231掺杂浓度小于半导体衬底201的掺杂浓度，外延层202为轻掺杂，且外延层的掺杂浓度小于半导体衬底201和源区231的掺杂浓度；体接触区204为重掺杂，阱区203为轻掺杂，即体接触区204的掺杂浓度大于阱区203的掺杂浓度。本具体实施方式提供的TDMOS晶体管200结构中，接触孔220孔径为0. 2 μ m 0. 5 μ m，孔深为0. 35 μ m 1 μ m，该接触孔220的孔深大于源区231的离子注入深度、远小于第一沟槽210的沟槽深度。作为本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：王根毅，吴宗宪，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：