提高共源极运算放大器频率特性的方法包括：对对应于源极端上方、对应于漏极端上方以及栅极上方进行等离子体侧墙薄膜沉积；对对应于所述源极端上方、对应于所述漏极端上方以及所述栅极上方沉积的侧墙薄膜进行等离子体刻蚀方向与衬底上表面的法线方向呈预定角朝对应于所述源极端的上方倾斜的刻蚀，以暴露对应于所述漏极端的第一LDD结构用于形成所述漏极端的部分和对应于所述源极端的第二LDD结构用于形成所述源极端的部分，使得刻蚀后的对应于所述漏极端上方栅极侧墙的厚度大于刻蚀后的对应于所述源极端上方栅极侧墙的厚度；对所述第一LDD结构和所述第二LDD结构的暴露部分分别进行重掺杂和退火工艺，形成与所述漏极端和所述源极端相对应的重掺杂离子区。
【技术实现步骤摘要】
本申请涉及半导体器件制作，更确切的说，本专利技术涉及一种半导体器件侧墙 (Spacer)刻蚀方法及使用该方法制作的半导体器件。
技术介绍
互补金属氧化物半导体(CMOS)运算放大器是各种电路的基础单元之一。随着信息技术的发展，对于信息数据的处理速度要求越来越高，对其中采用的CMOS运算放大器的频率响应特性要求也越来越高。然而，CMOS器件的寄生电容随着工作频率的升高会产生越来越大的负面作用，因此，如何减小寄生电容对CMOS运算放大器的影响，已经成为提高CMOS运算放大器频率响应特性的关键。具体地，在电子技术中，通常用密勒电容来描述跨接在运算放大器的输出端与输入端之间的反馈电容C。对运算放大器频率特性的影响，这种影响也常被称为密勒效应。图IA示例性示出了一个运算放大器应用电路的示意图，其中，一个戴维南电源 (即不考虑电路的内部细节的等效电路，只考虑其输出电压，如同一个电源)vA通过一个戴维南电阻(即电阻)Ra连接到一个运算放大器1的正相输入端，并以输入电压Vin驱动该运算放大器1。该运算放大器1的输出端将输出电压V-输出给一个作为负载的电路。 假设放大器的电压增益为Av，则V。ut = Av*Vin。另外，该运算放大器1的正相输入端和输出端通过一个反馈电容Cc相连。“V”表示接地。图IB示例性示出了图IA的等效电路的示意图，其中，密勒效应是通过放大输入电容(这里反馈电容Cc即为等效输入电容)来起作用的，即，密勒电容Cm是一个等效电容， 且密勒电容Cm为器件或者电路的等效输入电容(即反馈电容Cc)的(1+AV)倍(即Cm = Cc*(l+Av))。这样，对于输入信号Vin来讲，运算放大器1的正相输入端看上去就相当于并联了一个很大的密勒电容CM，因此会造成信号Vin高频部分的衰减。尽管在实际应用电路中往往并不需要在运算放大器1的正相输入端和输出端之间连接反馈电容，然而，由于运算放大器1的正相输入端和输出端之间固有地存在寄生电容形式的反馈电容C。，因此很小的反馈电容C。即可造成器件或者电路的频率特性大大降低。图2示例性示出了共源极运算放大器的基本电路的示意图，其通常由一个NMOS器件2和一个输出电阻R。ut组成，该共源极运算放大器的输出端为该NMOS器件2的漏极端， 该共源极运算放大器的输入端为该NMOS器件2的栅极端。在该共源极运算放大器的输出端和输入端之间，即该NMOS器件2的栅极端与漏极端之间存在寄生交叠电容Cgd，其形成一个反馈电容，因此，由于密勒效应，该寄生交叠电容Cgd会严重降低该共源极运算放大器的频率响应特性。因此，如何在确保器件其它性能不下降的前提下减小漏极端寄生交叠电容 Cgd以便提高共源极运算放大器频率响应特性是本领域亟待解决的技术问题。
技术实现思路
为了解决上述技术问题，本申请提供了一种半导体器件侧墙刻蚀方法，所述方法包括沉积步骤，对对应于源极端上方、对应于漏极端上方以及栅极上方进行等离 子体侧墙薄膜沉积；斜角引入刻蚀等离子体刻蚀步骤，对对应于所述源极端上方、对应于所述漏极端上方以及所述栅极上方沉积的侧墙薄膜进行等离子体刻蚀方向与衬底上表面的法线方向呈预定角朝对应于所述源极端的上方倾斜的刻蚀，以暴露对应于所述漏极端的第一 LDD结构用于形成所述漏极端的部分和对应于所述源极端的第二 LDD结构用于形成所述源极端的部分，使得刻蚀后的对应于所述漏极端上方栅极侧墙的厚度大于刻蚀后的对应于所述源极端上方栅极侧墙的厚度；以及重掺杂步骤，对所述第一 LDD结构和所述第二 LDD结构的暴露部分分别进行重掺杂和退火工艺，从而分别形成与所述漏极端和所述源极端相对应的重掺杂离子区。优选地，在所述斜角引入刻蚀等离子体刻蚀步骤中，对所述侧墙薄膜的刻蚀程度可以通过调节所述等离子体刻蚀方向与所述衬底上表面的法线方向朝对应于所述源极端的上方倾斜的夹角和刻蚀时间来控制。优选地，通过调节所述等离子体刻蚀方向与所述衬底上表面的法线方向朝对应于所述源极端的上方倾斜的夹角和刻蚀时间，使得对应于所述漏极端上方的栅极侧墙增大的厚度等于对应于所述源极端上方的栅极侧墙减小的厚度。优选地，所述漏极端和所述源极端所对应的两个重掺杂离子区之间的距离保持不变。本申请还提供了一种半导体器件，所述器件包括衬底，具有一个上表面；栅极； 位于所述衬底的所述上表面的上方；源极端，位于所述栅极的一侧，并位于所述衬底的所述上表面的下方；漏极端，位于所述栅极的与所述源极端相对的另一侧，并位于所述衬底的所述上表面的下方；第一栅极侧墙，附着于所述栅极，并位于所述源极端的靠近所述栅极部分的上方，用于在形成所述源极端时阻止所述第一栅极侧墙下方的重掺杂；以及第二栅极侧墙，附着于所述栅极，并位于所述漏极端的靠近所述栅极部分的上方，用于在形成所述漏极端时阻止所述第二栅极侧墙下方的重掺杂，其中所述第二栅极侧墙的厚度大于所述第一栅极侧墙的厚度。本专利技术通过改进侧墙薄膜的刻蚀方法，不需要增加原有的工艺步骤，通过在侧墙薄膜刻蚀工艺中，斜角引入刻蚀等离子体，使得刻蚀之后，漏极端侧壁上栅极侧墙厚度较厚，源极端侧壁上栅极侧墙厚度较薄，在接下来的源极端和漏极端重掺杂注入和退火工艺后，漏极端的重掺杂离子区与器件沟道距离被拉远，源极端的重掺杂离子区与器件沟道的距离被拉近，这样，在保持器件性能不变的情况下减小了漏极端的寄生交叠电容，从而提高了共源极运算放大器的频率响应特性。附图说明下面将参照所附附图来描述本申请的实施例，其中图IA示例性示出了一个运算放大器应用电路的示意图；图IB示例性示出了图IA的等效电路的示意图；图2示例性示出了共源极运算放大器的基本电路的示意图3A示例性示出了现有技术中侧墙沉积后的NMOS器件的截面图；图3B示例性示出了现有技术中侧墙刻蚀后的NMOS器件的截面图；图3C示例性示出了 现有技术中源极端和漏极端形成后的NMOS器件的截面图；图4A示例性示出了根据本专利技术的对对应于源极端上方、对应于漏极端上方以及栅极上方进行等离子体侧墙薄膜沉积后的NMOS器件的截面图；图4B示例性示出了根据本专利技术的对对应于源极端上方、对应于漏极端上方以及栅极上方进行斜角引入刻蚀等离子体刻蚀的侧墙薄膜刻蚀后的NMOS器件的截面图；以及图4C示例性示出了根据本专利技术的源极端和漏极端形成后的NMOS器件的截面图。具体实施例方式下面将结合图3A-图4C详细描述本专利技术的上述精神和实质。图3A-3C示例性示出了现有技术中制作共源极运算放大器中的NMOS器件的工艺的三个步骤。图3A示例性示出了现有技术中侧墙沉积后的NMOS器件的截面图。如图3A中所示，在现有技术的NMOS器件制作工艺中，第一步，首先在衬底10的上表面下形成LDD (轻掺杂漏)结构11和12、STI (浅沟道隔离)结构13和14，并在衬底10的上表面的上方形成栅极15。LDD结构11和12分别位于栅极15下方两侧，用于形成源极端和漏极端并将与栅极15—起形成一个NMOS器件。STI结构13和14分别位于LDD结构11和12的外侧，用于将它们之间形成的NMOS器件进行隔离。应当理解，栅极15与衬底10的上表面之间必然存在绝缘层，为不使描述变得混乱，这里没有示出本领域技术人员所熟知的各种其它结构。在上述结构形成之后，在栅极15、LDD结构11和本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：俞柳江，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。