功率用半导体器件制造技术

本发明专利技术提供功率用半导体器件，包括：包含纵式MOSFET的元件部和与元件部邻接的二极管部，该纵式MOSFET包括：第一导电型的第一半导体层；第一导电型的第二半导体层；第二导电型的第三半导体层；第一导电型的第四半导体层；第二导电型的第五半导体层；覆盖从第四半导体层或第五半导体层的表面起贯穿第三半导体层直到第二半导体层的多个沟槽的内表面的绝缘膜；邻接的沟槽以第一间隔设置；第一埋入导电层；第二埋入导电层；层间绝缘膜；第一主电极以及第二主电极，该二极管部包括第一半导体层至第三半导体层、第五半导体层、绝缘膜、第一埋入导电层及第二埋入导电层、层间绝缘膜以及第一主电极及第二主电极，邻接的沟槽以第二间隔设置。

【技术实现步骤摘要】

本专利技术的实施方式涉及一种功率用半导体装置。
技术介绍
涉及含有MOSFET(MetalOxide Silicon Field Effect Transistor :金属氧化物半导体场效应晶体管)的功率用半导体装置的利用，除大电流、高耐压的开关电源市场之外，近年来，在笔记本式PC等移动通信设备的节能用开关市场中也急剧增加。功率用半导体装置使用于电源管理电路、锂离子电池的安全电路等。因此，功率用半导体装置设计为实现通过电池电压能够直接驱动的低电压驱动化、低导通电阻化、以及栅极漏极间电容降低寸。例如，与沟槽栅(trench gate)结构的η沟道MOSFET的低导通电阻化相对，缩小沟槽间距的技术是已知的。在缩小了沟槽间距的MOSFET中，连接到源电极的η+型源极层及P+型接触层中的P+型接触层难以确保足够的用于连接的接触面积。因此，难以将连接到ρ+型接触层的ρ型基极层的电位固定到源极电位，发生半导体装置的雪崩耐受量低下的问题。例如，感应性负荷的开关动作关闭时，当由感应电动势的影响引起的浪涌电压 (surge voltage)超过了 MOSFET的耐压的情况下，会发生雪崩击穿。所谓雪崩耐受量，是指抗雪崩击穿的能力。当ρ型基极层的电位没有完全固定到源极电位的情况下，由雪崩击穿生成的空穴作为电流流动到源电极时，会通过η+型源极层的下方。这时，在源电极和ρ型基极层之间产生电位差，寄生在MOSFET的ηρη双极型晶体管会导通。其结果，该电流集中，MOSFET变得易于被破坏。
技术实现思路
根据一实施例，半导体装置具有包含纵式MOSFET的元件部；以及与所述元件部邻接的二极管部；该纵式MOSFET包括第一导电型的第一半导体层；第一导电型的第二半导体层，与在所述第一半导体层的第一主面上形成的所述第一半导体层相比杂质浓度低； 第二导电型的第三半导体层，在所述第二半导体层的表面上形成；第一导电型的第四半导体层，在所述第三半导体层的表面上选择性地形成；第二导电型的第五半导体层，在所述第三半导体层的表面上选择性地形成；绝缘膜，覆盖从所述第四半导体层或第五半导体层的表面起贯穿所述第三半导体层直到所述第二半导体层的多个沟槽的内表面，邻接的所述沟槽以第一间隔设置；第一埋入导电层，隔着所述绝缘膜被埋入到所述沟槽内的底部；第二埋入导电层，隔着所述绝缘膜被埋入到所述沟槽内的所述第一埋入导电层上部；层间绝缘膜，在所述第二埋入导电层上形成；第一主电极，在与所述第一主面相反一侧的所述第一半导体层的第二主面上形成并且电连接到所述第一半导体层；以及第二主电极，在所述第四及第五半导体层以及所述层间绝缘膜上形成并且电连接到所述第四及第五半导体层；该二极管部包括所述第一半导体层至所述第三半导体层、所述第五半导体层、覆盖所述多个沟槽的内表面的所述绝缘膜、所述第一埋入导电层及第二埋入导电层、所述层间绝缘膜以及所述第一主电极及所述第二主电极，邻接的所述沟槽以比所述第一间隔大的第二间隔设置。本实施例提供抑制步骤的增加并且能够提高雪崩耐受量的半导体装置。 附图说明图1是示意性地表示第一实施方式涉及的半导体装置的结构的图，(a)是俯视图， (b)是剖视图。图2是说明第一实施方式涉及的半导体装置的结构的模式图。图3是示意性地表示第二实施方式涉及的半导体装置的结构的剖视图。图4是示意性地表示第二实施方式的变形例涉及的半导体装置的结构的剖视图。具体实施例方式以下，参照附图对本专利技术的实施方式进行说明。在各图中，对于同一构成要素标注同一标号。另外，在半导体装置中，设源电极侧为上侧，设漏电极侧为下侧。(第一实施方式)参照图1及图2对本专利技术的实施方式涉及的半导体装置进行说明。图1 (a)表示除去图1 (b)所示的上端(纸面上部)两层后的状态的俯视图，图1 (b)是沿着图1 (a)所示的A-A线的剖视图。如图1所示，半导体装置1具有元件部，含有具有η沟道型的纵式MOSFET的区域；以及二极管部，与元件部相邻，含有具有二极管的区域。在图1中，纸面左侧是元件部， 与元件部相连纸面右侧是二极管部。元件部具有η+型半导体基板11，该η+型半导体基板11例如含有单晶硅，并作为第一导电型的第一半导体层。在η+型半导体基板11的第一主面(上表面)上具有η-型漂移层12，该η-型漂移层12与η+型半导体基板11相比杂质浓度低，并作为外延生长出的第一导电型的第二半导体层。在η-型漂移层12的表面，选择性地具有ρ-型基极层13， 该P-型基极层13例如作为注入了 ρ型杂质后的第二导电型的第三半导体层。在P-型基极层13的表面，选择性地具有η+型源极层14，该η+型源极层14作为注入了 η型杂质后的第一导电型的第四半导体层，以及在P-型基极层13的表面，选择性地具有ρ+型接触层 15，该ρ+型接触层15作为注入了 ρ型杂质后的第二导电型的第五半导体层。如图1(a)所示，η+型源极层14和ρ+型接触层15以在与Α-Α线垂直的方向上交替出现的方式排列。为了尽量降低半导体装置1的导通电阻，俯视图上的η+型源极层14 的面积比P+型接触层15的面积大。如图1所示，元件部设置了从η+型源极层14或ρ+型接触层15的表面起贯穿ρ-型基极层13直到η-型漂移层12的多个沟槽16。沟槽16沿着A-A线以成为设计规则的最小尺寸的一定的开口宽度以及反复间隔(间距31)排列。沟槽16在沿着沟槽16的并列方向 (A-A线)的剖面上为U字形，在俯视时在与A-A线垂直的方向较长地延伸。在沟槽16的内表面设置了例如含有硅氧化膜的绝缘膜17。隔着绝缘膜17在沟槽 16内的底部，即η-型漂移层12侧设置有源极埋入电极18，该源极埋入电极18例如作为含有导电性多晶硅的第一埋入导电部件。另外，隔着绝缘膜17在沟槽16内的源极埋入电极18的上部，即η+型源极层14 或P+型接触层15侧，埋入了栅电极19，该栅电极19例如作为含有导电性的多晶硅的第二埋入导电部件。至少从相当于P-型基极层13的底面的位置达到相当于ρ-型基极层13的上表面的位置。由此，栅电极19能够在沟槽16侧面的ρ-型基极层13上形成沟道。源极埋入电极18和栅电极19通过绝缘膜17而分离。由于源极埋入电极18的宽度(沿着A-A 线的方向的尺寸)比栅电极19的宽度小，所以源极埋入电极18侧面的绝缘膜17设置得比栅电极19侧面的绝缘膜17厚。另外，也可以使源极埋入电极18的宽度和栅电极19的宽度相同。在栅电极19上，与绝缘膜17相连地设置着例如硅氧化膜的层间绝缘膜20。栅电极19由绝缘膜17及层间绝缘膜20围绕着。在η+型半导体基板11的与第一主面相反一侧的第二主面(下表面)上，设置着电连接的、例如作为含有金属的第一主电极的漏电极21。设置着源电极22，该源电极22在 η+型源极层14、ρ+型接触层15以及层间绝缘膜20上形成，电连接到η+型源极层14以及 P+型接触层15，例如作为含有金属的第二主电极。二极管部具有η+型半导体基板11、η-型漂移层12、ρ-型基极层13以及ρ+型接触层15这四层。二极管部成为将ρ+型接触层15设置到ρ-型基极层13上的结构，没有存在于元件部的η+型源极层14。此四层是元件部中的对应的四层分别连续地延长的层。因此，使用与元件部共通的名称本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：川口雄介，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：