降低RF LDMOS器件源端电阻的接触柱的制备方法技术

本发明专利技术公开了一种降低RF?LDMOS器件源端电阻的接触柱的制备方法，其通过第一次外延工艺代替原有的高能量高剂量离子注入形成接触柱的下端区，因该次外延生长在接触柱区形成的是单晶，因此给第二次外延生长提供完美的表面，达到工艺要求。

【技术实现步骤摘要】

本专利技术涉及一种降 低RF LDMOS器件源端接触电阻的方法。
技术介绍
接触柱结构用于连接衬底和源端，以减少两者之间的电阻。具体的具有接触柱的 RFLDM0S器件(以NLDMOS器件为例)结构见图10，器件制备在ρ型硅衬底10上的外延层 11中，其中12为ρ型体区，13为η型轻掺杂漏区，14为N+源区，15为N+漏区，16为接触柱 (接触柱的掺杂类型和衬底掺杂类型相同)，17为栅极，18为互连金属，而衬底下方为作为源极的背面金属19。通常的接触柱工艺，是在硅衬底1接触柱区域注入高能量高剂量的杂质，然后外延生长，接着在接触柱区域的外延层5上端注入高能量高剂量的杂质，通过后续的高温长时间热处理推阱来使接触柱上下导通(见图1)。但该方式中第一次高能量高剂量杂质注入后，在注入区表面8会有损伤，即使通过高温也很难修复成完美的表面，致使接下来的外延工艺在注入区上不能形成单晶，而且有缺陷9生成。
技术实现思路
本专利技术要解决的技术问题是提供一种降低RF LDMOS器件源端电阻的接触柱的制备方法，该方法能提供较好的外延界面。为解决上述技术问题，本专利技术的降低RF LDMOS器件源端电阻的接触柱的制备方法，包括如下步骤1)在硅衬底上生长牺牲氧化层；2)用光刻工艺定义出接触柱区域；3)刻蚀去除接触柱区域的牺牲氧化层和其下预定厚度的硅衬底，形成孔；4)采用选择性自掺杂外延工艺，外延生长填满孔，形成下端注入区；5)去除牺牲氧化层，而后进行外延生长，在硅衬底上形成外延层；6)对位于接触柱区域的外延层上端进行离子注入，形成上端注入区，上端注入区的掺杂离子类型与下端注入区的掺杂杂质类型相同；7)利用高温处理工艺，使下端注入区和上端注入区上下导通，形成完整的接触柱。本专利技术的降低RF LDMOS器件栅极电阻的接触柱的制备方法，通过第一次外延工艺代替高能量高剂量离子注入形成下端注入区，因该次外延生长时在接触柱区形成的是单晶，因此给第二次外延生长提供完美的表面，达到工艺要求。同时第一次外延的掺杂浓度可调整，可进行高浓度的掺杂，达到较小的导通电阻。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明图1原有的接触柱结构示意图；图2为采用本专利技术的方法形成的接触柱结构示意图3至图8为与 本专利技术的方法流程相应的结构示意图；图9为本专利技术的方法流程框图；图10为带有接触柱的RF LDMOS器件结构示意图。具体实施例方式本专利技术降低RF LDMOS器件源端电阻的接触柱的制备方法，其主要特征是通过外延工艺代替第一次高能量高剂量注入，这样在接触柱下端形成的是单晶，从而给后续的工艺提供完美的表面，达到工艺要求。一个具体的制备流程(见图9)为1)在硅衬底1上(比如为重掺杂ρ型衬底)生长牺牲氧化层2 (见图3)；2)用光刻工艺定义接触柱区域(见图4，3为光刻胶)；3)干法刻蚀去除接触柱区域的牺牲氧化层2及其下部分硅衬底1，形成孔(见图5)，硅衬底的刻蚀深度为预先设定值；4)采用选择性外延工艺，在孔表面的硅上进行第一次外延生长，采用自掺杂外延工艺形成高剂量掺杂的外延层，为接触柱的下端区4，在本实施例中为ρ型外延层(见图6)；5)去除牺牲氧化层，进行第二次外延生长，在硅衬底上形成外延层5 (见图7)；6)位于接触柱区域的外延层上端进行离子注入，形成上端注入区6 (见图8)，注入的离子类型和下端区的相同，该实施例中为高剂量的P型注入区；7)采用高温热处理工艺(与常规工艺相同)，使下端区和上端注入器上下导通，形成杂质分布均勻的接触柱7 (见图2)。在上述步骤四中，选择性外延在孔内生长外延层，其表面应基本和周边硅表面相平。采用选择性外延，这样在牺牲氧化层上不成膜，而只填充孔。但该步骤也可以是非选择性外延工艺，在牺牲氧化层上外延生长多晶硅，之后通过化学机械研磨(CMP)去除牺牲氧化层上的多晶硅。在这种情况下，如步骤五的第二次外延生长之前，接触孔区域和非接触孔区域台阶高度太大，可通过CMP工艺研磨平整。而在上述步骤三中，干法刻蚀出接触柱区域的牺牲氧化层时，也可不刻蚀其下面的硅衬底。这样在第一次外延生长时，控制生长时间使孔内外延层到合适的厚度，以使牺牲氧化层去除之后，接触柱区域和非接触柱区域之间的台阶高度控制在允许的范围内。当第二次外延生长后，接触柱区域和非接触柱区域台阶高度太大，也可通过CMP工艺研磨平整外延层。接触柱区域外延的掺杂类型可以根据要求调整为ρ型或者η型。第一次外延可以是硅外延，或者锗硅(SiGe)外延，或者锗硅碳(Si^GexCy)外延。第一次外延的掺杂浓度为高浓度掺杂，通常为1 X IO18至5 X IO20个原子/立方厘米。采用本专利技术的制备方法，用第一次外延生长取代原来的高能量高剂量的注入，避免在硅衬底上造成难以修复的损伤和缺陷，由此提高了所制备器件的性能。权利要求1.一种降低RF LDMOS器件源端电阻的接触柱的制备方法，其特征在于，包括如下步骤1)在硅衬底上生长牺牲氧化层；2)用光刻工艺定义出接触柱区域；3)刻蚀去除所述接触柱区域的牺牲氧化层，形成孔；4)采用选择性外延工艺，在所述孔处进行第一次自掺杂外延生长，形成所述接触柱的下端区；5)去除所述牺牲氧化层，而后进行第二次外延生长，在所述硅衬底上形成外延层；6)对位于所述接触柱区域的外延层上端进行离子注入，形成上端注入区，所述上端注入区的掺杂离子类型与所述下端区的掺杂杂质类型相同；7)利用高温热处理工艺，使所述下端区和所述上端注入区导通，形成完整的接触柱。2.按照权利要求1所述的制备方法，其特征在于所述步骤四中的选择性外延工艺替换为非选择性外延工艺，在所述孔处生长外延层，同时在牺牲氧化层上形成多晶硅层；之后采用CMP工艺去除所述牺牲氧化层上的多晶硅层。3.按照权利要求1或2所述的制备方法，其特征在于所述步骤四的选择性自掺杂外延工艺中，掺杂浓度为1 X IO18至5 X IO20个原子/立方厘米。4.按照权利要求1或2所述的制备方法，其特征在于所述步骤四中的外延生长可为硅外延生长、锗硅外延生长或锗硅碳外延生长。5.按照权利要求1或2所述的制备方法，其特征在于步骤五中进行第二次外延生长之后，采用CMP工艺平整化处理外延层表面。6.按照权利要求1或2所述的制备方法，其特征在于所述步骤三中，刻蚀同时去除部分位于所述牺牲氧化层下的硅衬底，所述刻蚀深度为预先设定的。7.按照权利要求6所述的制备方法，其特征在于所述步骤四的选择性自掺杂外延工艺中，掺杂浓度为ι χ IO18至5 X IO20个原子/立方厘米。8.按照权利要求6所述的制备方法，其特征在于所述步骤四中的外延生长可为硅外延生长、锗硅外延生长或锗硅碳外延生长。9.按照权利要求6所述的制备方法，其特征在于步骤五中的去除牺牲氧化层之后，进行第二次外延生长之前，采用CMP工艺平整化处理硅表面。全文摘要本专利技术公开了一种降低RF LDMOS器件源端电阻的接触柱的制备方法，其通过第一次外延工艺代替原有的高能量高剂量离子注入形成接触柱的下端区，因该次外延生长在接触柱区形成的是单晶，因此给第二次外延生长提供完美的表面，达到工艺要求。文档编号H01L21/768GK102376634SQ20101026526公开日2012年3月14日 申请日期2010年8月26日本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：缪燕，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：