本发明专利技术涉及一种低功耗的动态随机存储器，属于集成电路设计技术领域。所述动态随机存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列分组、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路、时钟发生器、存储阵列分组加电/断电状态控制寄存器和存储阵列分组加电/断电电路。本发明专利技术低功耗的动态随机存储器在芯片加电时，存储阵列分组、灵敏放大器并不全是处于工作状态，而是受到存储阵列分组加电/断电状态控制寄存器的控制，从而可以实现动态随机存储器的低功耗。
【技术实现步骤摘要】
本专利技术涉及存储器领域，尤其涉及一种低功耗的动态随机存储器。
技术介绍
动态随机存储器在系统级芯片集成电路(SOC)中占据了主要面积，其功耗占据了 SOC功耗的大部分。为了有效地降低SOC的功耗，必须有效地降低片上动态随机存储器的功耗。图1为传统的动态随机存储器的结构示意图。如图1所示，传统的动态存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路、时钟发生器，芯片加电时，它们均处于工作状态。动态随机存储器加电时，所有这些地址译码器、灵敏放大器、存储阵列、刷新电路和读写控制电路等均处于工作状态。事实上，对于没有写入数据的存储器阵列分组(Bank) 或者是所存数据无用的存储器阵列分组及外围电路同样处于工作状态，产生了没有必要的功耗。
技术实现思路
本专利技术的目的是为了有效地降低动态随机存储器的功耗，该存储器可以让没有写入数据的存储器阵列分组或者是所存数据无用的存储器阵列分组及其专有的外围电路处于断电状态；存储器刷新时跳过这些存储阵列分组；同时对应的地址译码和灵敏读放电路处于断电状态，从而有效地降低动态随机存储器的功耗。本专利技术解决上述技术问题的技术方案如下一种低功耗的动态随机存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列分组、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路、时钟发生器、存储阵列分组加电/ 断电状态控制寄存器和存储阵列分组加电/断电电路；所述地址输入缓冲寄存器分别与行地址译码器、列地址译码器及读写控制电路相连；所述行地址译码器和列地址译码器均与所述存储阵列分组相连，所述存储阵列分组和灵敏放大器相连，所述灵敏放大器和读写控制电路相连，所述读写控制电路分别与输入缓冲器和输出锁存器相连，所述输出锁存器和输出缓冲器相连，所述刷新控制电路和存储阵列分组相连，所述时钟发生器用于为动态随机存储器提供时钟信号，所述动态随机存储器还包括存储阵列分组加电/断电状态控制寄存器、存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路，所述刷新控制电路分别与存储阵列分组和存储阵列分组加电/断电状态控制寄存器相连，所述存储阵列分组加电/断电状态控制寄存器分别与存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路相连，述存储阵列分组加电/断电状态控制寄存器用于通过存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路分别控制存储阵列分组及灵敏放大器的加电/断电状态。在上述技术方案的基础上，本专利技术还可以做如下改进。进一步，所述存储阵列分组通过存储阵列分组加电/断电开关电路和电源相连，所述存储阵列分组加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。进一步，所述灵敏放大器通过灵敏放大器加电/断电开关电路和电源相连，所述灵敏放大器加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。进一步，所述刷新控制电路包括加法器、锁存器、比较器和缓冲器，所述加法器和锁存器相连，所述锁存器和比较器相连，所述缓冲器分别与加法器和比较器相连；所述加法器用于对前次刷新的地址作加1操作，所述锁存器用于将经过加法器加1操作后的地址在内部刷新时钟的上升沿进行锁定并输出，所述比较器用于将经过加法器加1操作后的地址和断电存储阵列分组内的字节地址区间进行比较，并在加1操作后的地址和断电存储阵列分组内的字节地址区间没有重合的情况下使能缓冲器输出与断电存储阵列分组内字节地址区间不重合的待刷新存储字节的地址，供刷新对应存储字节使用。进一步，所述存储阵列分组加电/断电状态控制寄存器包括存储阵列分组译码器、存储阵列特定字节译码器、二选一选择器、存储阵列分组加电/断电状态控制寄存器的位存储单元、动态随机存储位的写控制电路、存储阵列分组中的字节的存储单元、逻辑或门和逻辑与门；所述存储阵列分组译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、直接将信号“1”写入控制寄存器、并将控制寄存器的位值写入特定存储字节位的信号；所述存储阵列特定字节译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、将特定字节位的当前位值写入控制寄存器的信号；所述二选一选择器用于在存储阵列分组译码器输出为“ 1”时将“ 1”信号输入到对应的存储阵列分组加电/断电控制状态控制寄存器位的输入端、在存储阵列特定字节译码器输出为“ 1”且存储器写操作信号有效时将对应的存储阵列分组中的特定字节位的当前值输入到对应的存储阵列分组加电/断电控制状态控制寄存器位的输入端；所述存储阵列分组加电/断电状态控制寄存器的位存储单元和存储阵列中的特定字节位单元相互映射，所述动态随机存储位的写控制电路用于在对应存储阵列分组译码器的输出为“1”时，将对应存储阵列分组加电/断电状态控制寄存器的位存储单元的位值写入对应的存储阵列分组中的字节存储位单元；所述存储阵列分组中的字节存储位和存储阵列分组加电/断电状态控制寄存器的位存储单元相互映射；所述逻辑或门用于在对应存储阵列分组译码器的输出为“ 1，，或对应存储阵列特定字节译码器输出为“ 1，，且存储器写操作信号有效时，将二选一选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述逻辑与门用于在对应存储阵列特定字节译码器输出为“1” 且存储器写操作信号有效时，控制二选一选择器选择存储阵列分组的字节存储位值作为其输出、控制将前级选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述存储阵列分组译码器分别与二选一选择器、逻辑或门和动态随机存储位的写控制电路相连，所述存储阵列特定字节译码器和逻辑与门相连，所述逻辑与门分别与二选一选择器和逻辑或门相连，所述逻辑或门和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述二选一选择器和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述存储阵列分组加电/断电状态控制寄存器的位存储单元和动态随机存储位的写控制电路相连，所述动态随机存储位的写控制电路和存储阵列分组中的字节存储位相连，所述存储阵列分组中的字节存储位和二选一选择器相连。本专利技术的有益效果是本专利技术动态随机存储器引入存储器阵列分组加电/断电状态控制寄存器，可以记录和控制存储阵列各分组的加电/断电状态，该寄存器的每一位控制一个对应的存储阵列分组，可以间接地按位读写操作，对对应的存储阵列分组的加电 (位值为1)和断电(位值为0)进行控制；地址线数据有效时自动设定对应存储阵列分组的加电/断电状态控制寄存器位值为1 ；仅在对应存储器阵列分组内的数据处于有效状态时该存储器阵列分组处于加电状态，存储器阵列分组内的无数据或现有数据将来不再使用的情况下该存储器阵列分组的处于断电状态，存储器阵列分组的加电/断电受控于存储器阵列分组加电/断电状态控制寄存器的位值；与传统存储器刷新控制严格按存储字节的地址递增方式刷新不同，新的存储器刷新控制会自动跳过处于断电状态的存储器阵列分组的所覆盖的全部存储字节的地址，在不改变刷新频率的条件下，以降低与存储器阵列刷新相关的功本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：吴玉平，陈岚，叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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