本发明专利技术提供一种基于节点异步上电的硬件分区方法以上电时序控制芯片CPLD为核心，此芯片CPLD通过获取外部的分区要求，控制不同的硬件节点按一定的时间延迟依次上电，从而达到断开不同节点间物理连接从而实现系统分区的目的，系统结构包括：上电时序控制系统，外部系统管理系统，具有独立硬件功能的硬件节点，其中：上电时序控制芯片CPLD是该体系结构的核心，负责获取外部管理系统制定的分区信息及控制节点上电时序，芯片CPLD还需要具备给每个节点单独上电或为多个节点同时上电的能力;外部系统管理系统BMC主要面向用户，负责接收用户选择的不同的分区信息并将其转化为芯片CPLD可识别的信息格式;具有独立硬件功能的硬件节点，是指每个节点必须具备所有必须的硬件模块，包括处理器、内存、输入/输出端口和供电模块，必须具备可独立开机的能力。
【技术实现步骤摘要】
本专利技术涉及高性能计算机领域，具体涉及和基于这种方法实现的高性能计算机部署上的灵活性、可用性及面向不同领域的应用。
技术介绍
高性能计算机是关键应用领域中的一类重要的信息化基础设施，尤其是可以满足金融、电信等等领域的需求，服务器分区技术可将服务器的CPU、内存、I/O等资源合理地进行分区和调配，不同分区内可以执行不同的操作系统或同一操作系统的不同版本，最大限度地挖掘了服务器的性能，一台服务器甚至可以当作几十台使用，提高了硬件利用率。并且，在任何某个分区发生故障时，都不会影响其他分区的运行，不同分区的应用之间保持独立性。系统分区技术在高性能服务器中应用非常普遍，同时也是非常重要的技术之一，因此，一种简单可靠的系统分区方法就显得很有必要了，节点异步上电的硬件分区方法提供了根据当前需要，随时改变系统性能配置的能力，它优越的灵活性使用户能够不断满足未来的需要，也是本专利技术的一种应用实例。
技术实现思路
本专利技术的目的是提供。本专利技术的目的是按以下方式实现的，本专利技术的结构是以上电时序控制芯片CPLD 为核心，此芯片通过获取外部的分区要求，控制不同的硬件节点按一定的时间延迟依次上电，从而达到断开不同节点间物理连接从而实现系统分区的目的，该系统体系结构包括上电时序控制系统，外部系统管理系统，具有独立硬件功能的硬件节点，其中上电时序控制系统CPLD是该体系结构的核心，负责获取外部管理系统制定的分区信息及控制节点上电时序，此芯片还需要具备给每个节点单独上电或为多个节点同时上电的能力。外部系统管理系统BMC主要面向用户，负责接收用户选择的不同的分区信息并将其转化为CPLD可识别的信息格式。具有独立硬件功能的硬件节点是指每个节点必须具备所有必须的硬件模块(如处理器、内存、输入/输出端口，供电模块等)，必须具备可独立开机的能力。硬件分区步骤如下在Mandby电源上电后，外部管理系统开始初始化运行，但系统并不马上上电，在外部管理系统初始化完成后，用户根据实际需求来配置系统的分区情况，用户配置好分区信息并确认无误后选择开机，即通过BMC通知上电时序控制芯片CPLD给系统上电，同时BMC会将用户的分区信息告知芯片CPLD，芯片CPLD会取得系统分区信息后，根据此信息来确定系统各节点的上电时序；若用户选择的是双分区方案，则芯片CPLD会首先给节点A上电，此时节点A的BIOS 开始运行，当节点A的BIOS运行到QPI初始化完成后会给芯片CPLD —个Flag信号，芯片 CPLD收到此信号后开始给B节点上电，因为节点间都是通过QPI高速链路来进行通信的，由于节点A在做QPI初始化时，节点B还处于没有上电的状态，因此节点A在初始化的过程中只会完成A节点内的QPI初始化并计算出自己节点内的QPI拓扑，同理，当节点B上电后进行QPI初始化时，由于节点A已经提前完成了 QPI初始化的过程，此时节点A，B间的QPI链路是无法train通的，因此节点B也只会完成自己节点内的QPI初始化和拓扑，从而就达到了将此两个节点分开的目的，而且QPI的初始化过程非常迅速，用户几乎感觉不到两个节点间有延迟上电存在，多分区方案以此类推。本专利技术的主要优点在于通过节点间的异步上电来实现分区功能，实现上简单可靠，易于扩展。基于模块化部件灵活扩展的特性，用户只需通过在带外设置分区策略即可灵活地控制不同节点间的上电时序从而实现复杂的分区功能，这种灵活性表现在当系统的节点规模增加或减少时基本不需要对节点硬件和BIOS做复杂的配置工作，从而降低了系统的复杂程度，降低开发成本。附图说明图1是异步上电分区系统逻辑框图。 具体实施例方式参照说明书附图对本专利技术的方法作以下详细地说明。本专利技术主要体系结构包括上电时序控制芯片，外部管理系统，具有独立硬件功能的硬件节点，因此下面以一个2节点系统来说明上述方法的实现在Mandby电源上电后，外部管理系统开始初始化运行，但系统并不马上上电，在外部管理系统初始化完成后，用户可以根据实际需求来配置系统的分区情况，用户配置好分区信息并确认无误后选择开机，即通过BMC通知上电时序控制芯片CPLD给系统上电，同时BMC 会将用户的分区信息告知CPLD，CPLD会取得系统分区信息后，根据此信息来确定系统各节点的上电时序。若用户选择的是双分区方案，则CPLD会首先给节点A上电，此时节点A的 BIOS开始运行，当节点A的BIOS运行到QPI初始化完成后会给CPLD —个Flag信号，CPLD 收到此信号后开始给B节点上电，因为节点间都是通过QPI高速链路来进行通信的，由于节点A在做QPI初始化时，节点B还处于没有上电的状态，因此节点A在初始化的过程中只会完成A节点内的QPI初始化并计算出自己节点内的QPI拓扑，同理，当节点B上电后进行 QPI初始化时，由于节点A已经提前完成了 QPI初始化的过程，此时节点A，B间的QPI链路是无法train通的，因此节点B也只会完成自己节点内的QPI初始化和拓扑，从而就达到了将此两个节点分开的目的，而且QPI的初始化过程非常迅速，用户几乎感觉不到两个节点间有延迟上电存在。除说明书所述的技术特征外，均为本专业技术人员的已知技术。权利要求1. ，其特征在于以上电时序控制芯片CPLD为核心，此芯片CPLD通过获取外部的分区要求，控制不同的硬件节点按一定的时间延迟依次上电，从而达到断开不同节点间物理连接从而实现系统分区的目的，系统结构包括上电时序控制系统，外部系统管理系统，具有独立硬件功能的硬件节点，其中上电时序控制芯片CPLD是该体系结构的核心，负责获取外部管理系统制定的分区信息及控制节点上电时序，芯片CPLD还需要具备给每个节点单独上电或为多个节点同时上电的能力；外部系统管理系统BMC主要面向用户，负责接收用户选择的不同的分区信息并将其转化为芯片CPLD可识别的信息格式；具有独立硬件功能的硬件节点，是指每个节点必须具备所有必须的硬件模块，包括处理器、内存、输入/输出端口和供电模块，必须具备可独立开机的能力， 硬件分区步骤如下在Mandby电源上电后，外部管理系统开始初始化运行，但系统并不马上上电，在外部管理系统初始化完成后，用户根据实际需求来配置系统的分区情况，用户配置好分区信息并确认无误后选择开机，即通过BMC通知上电时序控制芯片CPLD给系统上电，同时BMC会将用户的分区信息告知芯片CPLD，芯片CPLD会取得系统分区信息后，根据此信息来确定系统各节点的上电时序；若用户选择的是双分区方案，则芯片CPLD会首先给节点A上电，此时节点A的BIOS 开始运行，当节点A的BIOS运行到QPI初始化完成后会给芯片CPLD —个Flag信号，芯片 CPLD收到此信号后开始给B节点上电，因为节点间都是通过QPI高速链路来进行通信的，由于节点A在做QPI初始化时，节点B还处于没有上电的状态，因此节点A在初始化的过程中只会完成A节点内的QPI初始化并计算出自己节点内的QPI拓扑，同理，当节点B上电后进行QPI初始化时，由于节点A已经提前完成了 QPI初始化的过程，此时节点A，B间的QPI链路是无法train通的，因此节点B也只会完成自己节点内的QPI初始化和拓扑，从而就达到了将此两个节点分开的目的，而且QPI的初始化过程非常迅速，用户几乎感觉本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：张飞，乔英良，谢隆隆，王棚辉，黄家明，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：
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