本发明专利技术提供一种双极性晶体管(bipolar?junction?transistor，BJT)装置及其形成方法。在一实施例中，双极性晶体管装置包括：具有集电极区(collector?region)的半导体基板，及暴露在半导体基板上的材料层。材料层中具有沟槽，而暴露出集电极区的一部分。在材料层的沟槽中暴露出基极结构(base?structure)、间隙物、发射极结构(emitter?structure)。各间隙物具有上宽(top?width)及底宽(bottom?width)，上宽大体上与底宽相等。本发明专利技术提供的装置性能有提升。
【技术实现步骤摘要】
本专利技术涉及双极性晶体管，尤其涉及一种具有间隙物的。
技术介绍
双极性晶体管(BJT)为三接脚(terminal)装置。三接脚包括基极接脚(base terminal)、集电极接脚(collector terminal)、及发射极接脚(emitter terminal)。借由p-n结彼此背对背靠近放置而形成双极性晶体管，其中一区为两结所共有。第一结介于基极及发射极间，第二结介于发射极及集电极间。根据用以形成双极性晶体管的半导体材料的特性，而形成p-n-p或n-p-n晶体管。双极性晶体管的接脚分别与其基极、集电极、及发射极接触。在双极性晶体管中，由基极及集电极间的电压控制通过发射极及集电极的电流。目前已利用各种技术以提升晶体管装置的性能。例如，制造异质结双极性晶体管(hetereojunction bipolar transistor, HBT)。异质结双极性晶体管是双极性晶体管的发射极-基极结以类似性质的两种不同半导体材料所形成。由于异质结双极性晶体管以两种不同半导体材料所形成，其在发射极、基极、集电极中可有不同的能带(energy band gap)及其他材料性质。因此，可提升晶体管装置的性能，例如较高的截止频率(cut-off frequency)值。然而，虽然现有的方式已大致达成其欲达目的，但并未在各方面均令人满辰、ο
技术实现思路
为了解决现有技术的问题，本专利技术提供一种方法，包括提供具有一集电极区的一半导体基板；在该半导体基板上形成一第一半导体层；在该第一半导体层上形成一第一介电层；在该第一介电层上形成一第二半导体层；在该第二半导体层上形成一第二介电层； 在该第二介电层、该第二半导体层、及该第一介电层中形成一沟槽，而暴露出该第一半导体层的一部分；在该沟槽中形成虚设间隙物；而后，移除该第一半导体层暴露出的该部分，延伸该沟槽，而暴露出该半导体基材具有该集电极区的一部分；而后，移除该虚设间隙物及该第二介电层；以及而后，在该沟槽中形成一基极结构、间隙物、及一发射极结构。本专利技术另外提供一种方法，包括提供具有一集电极区的一半导体基板；在该半导体基板上形成一半导体层；在该半导体层上形成一材料层；在该半导体层及该材料层中形成一沟槽，其中该沟槽的侧壁由该半导体层及该材料层定义，该沟槽的一底部由该半导体基板具有该集电极区的一部分定义；在该沟槽中形成一基极结构，其中该基极结构具有侧壁部分设置在该沟槽的该侧壁上，及一底部设置在该半导体基板具有该集电极区的该部分；在该沟槽中形成间隙物，该间隙物设置在该基极结构的侧壁部分上，其中形成该间隙物包括利用一第一沉积工艺在该基极结构上形成一第一氧化层；在该第一氧化层上形成一氮化物层；利用该第一沉积工艺在该氮化物层上形成一第二氧化物层；利用一第二沉积工艺在该第二氧化物层上形成一第三氧化物层，该第二沉积工艺与该第一沉积工艺不同，在该第三及第二氧化物层进行一第一蚀刻，在该氮化物层进行一第二蚀刻，以及在该第一氧化物层进行一第三蚀刻；以及在该沟槽中形成一发射极结构，该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。本专利技术另外提供一种双极性晶体管，包括一半导体基板，具有一集电极区；一材料层，包括在该半导体基板上设置一半导体层，以及在该半导体层上设置一介电层，其中该材料层具有以沟槽，而暴露出该集电极区的一部分；以及一基极结构、间隙物、及一发射极结构，设置在该材料层的该沟槽中，其中该基极结构具有侧壁部分设置在该沟槽的侧壁上，以及一底部设置在该集电极区该暴露部分上；该间隙物设置在邻近该基极结构的该侧壁部分，各间隙物具有一顶宽及一底宽，该顶宽大体与该底宽相等，以及该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。本专利技术的集成电路(双极性晶体管)装置及双极性晶体管提供装置性能的提升。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下附图说明图1为根据本专利技术各实施例的集成电路制造方法的流程图。图2-图11为根据图1的集成电路装置的各制造阶段的剖面图。图12为根据本专利技术各方面的集成电路的另一制造方法的流程图。图13-图20为根据图12的集成电路装置的各制造阶段的剖面图。其中，附图标记说明如下100、300 方法102、104、106、108、110、112、114、116 步骤302、304、306、308、310、312、314、316 步骤200 集成电路装置400 双极性晶体管装置202、402 基板208、210、408、410 掺杂区212,412 隔离元件214,414 半导体层(栅极层)216、220、224、232、234、236 介电层416、424、似6、似8、430 介电层218,418 半导体层230、422 基极层222、222A、420、436 沟槽(开口)214A、214B、214C 214 的一部分2 虚设间隙物1 距离238、434、432A、432B 间隙物242、438 发射极层424A、438A 发射极230A、422A 基极Wt 顶宽Wb 底宽421 420 的一部分430A.430B 430 的一部分a、b 厚度433 凹口E-B 发射极-至-基极具体实施例方式因本专利技术的不同特征而提供数个不同的实施例。本专利技术中特定的元件及安排是为了简化，但本专利技术并不以这些实施例为限。举例而言，于第二元件上形成第一元件的描述可包括第一元件与第二元件直接接触的实施例，也包括具有额外的元件形成在第一元件与第二元件之间、使得第一元件与第二元件并未直接接触的实施例。此外，为简明起见，本专利技术在不同例子中以重复的元件符号及/或字母表示，但不代表所述各实施例及/或结构间具有特定的关系。图1为方法100的一实施例的流程图，以根据本专利技术各实施例制造集成电路装置。 在一实施例中，方法100制造双极性晶体管。方法100由步骤102开始，提供具有集电极区的半导体基板。在步骤104中，在半导体基板上形成第一半导体层，在第一半导体层上形成第一介电层，在第一介电层上形成第二半导体层，以及在第二半导体层上形成第二介电层。 在步骤106中，在第二介电层、第二半导体层、第一介电层中形成沟槽，因而暴露出部分第一半导体层。方法继续进行至步骤108，于沟槽中形成虚设间隙物。而后，在步骤110中，移除第一半导体层暴露的部分，因此延伸沟槽并暴露出半导体基板具有集电极区的部分。而后，方法100在步骤112包括移除虚设间隙物及第二介电层。在步骤114中，而后在沟槽中形成基极结构、间隙物、及发射极结构。方法100继续进行至步骤116，而完成集成电路装置的制造。在本方法其他实施例中，在方法100之前、之间、及之后可提供额外的步骤，且部分所述步骤可被取代或移除。以下叙述根据图1的方法100可制造集成电路装置的各实施例。图2-图11为根据图1方法100，在一实施例中制造集成电路装置200的各制造阶段剖面图。为了使本专利技术的专利技术概念更清楚易懂，图2-图11已被简化。在之后会更详细说明的一实施例中，集成电路装置200为双极性晶体管(BJT)。在集成电路装置200的其他实施例中，可在集成电路装置200中加入其他的元件，且部分上述元本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：郭俊聪，刘世昌，蔡嘉雄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。