本发明专利技术包括与用于集成电路的布图和投影式掩膜，其中，晶体管的扩散形状包括在横向相对的一个或者两个边上的横向延伸的凹陷，该凹陷具有内拐角和外拐角，这两个拐角中的至少一个在纵向上相对于栅极导体定位成使得在将扩散形状光刻印刷到集成电路上期间，拐角将圆化并且和至少部分地延伸到沟道区域中。本发明专利技术还包括针对以下的多个方面：用于引入这种凹陷的系统和方法，以及具有非矩形沟道区域的集成电路器件，该沟道区域在其与源极区域相交处比在栅极之下的其他纵向位置处宽。
【技术实现步骤摘要】
【国外来华专利技术】使用非矩形沟道来提升晶体管的性能
技术介绍
随着半导体制造工艺持续缩小，演进的光刻设备、光学邻近校正方法和不断增多的限制性设计规则通常在维持期望的晶体管形状并且尤其是在维持期望的尺寸方面表现良好。然而，持续的版图(layout)缩放与诸如线边缘粗糙之类的不期望效应相结合带来了与针对45nm之下技术节点的晶体管性能变化性有关的、日益令人烦扰的若干问题。具体地，在将具有不同沟道宽度的若干晶体管彼此紧挨布置时，有源层中的边缘变得越来越曲线化，并且随着栅极长度逼近30nm之下以及沟道宽度逼近IOOnm之下，线边缘粗糙不再跨沟道平均分布。相反地，线边缘粗糙除光学邻近效应和蚀刻偏差效应之外还影响有源层弯曲。图IA图示了典型的集成电路版图部分，在该部分中，具有不同沟道宽度的三个晶体管共享共同的扩散版图形状110。三个晶体管可由分别代表晶体管T112、T114和T116的多晶硅栅极形状112、114和116标识。在附图上，从左到右，晶体管Τ112具有最大宽度，晶体管Τ114较窄，并且晶体管Τ116最窄。为了限定沟道宽度，扩散版图形状110的一个纵向边(在附图中的上部边118)在正好在栅极形状112左边的纵向位置120处向内(在附图中向下)凹陷，并且在正好在栅极形状116左边的纵向位置122处再次向内(在附图中向下)凹陷。扩散版图形状110的另一纵向边(在附图中的下部边124)在正好在栅极形状 114左边的纵向位置126处向内(在附图中向上)凹陷。通常在靠近较窄晶体管沟道的纵向位置处进行凹陷，从而使得流经较宽晶体管沟道的电流最大化。在扩散版图形状110中， 凹陷120、122和126分别导致位于靠近栅极形状纵向位置处的内拐角1观、130和132。图2图示了可能使用现有技术的193nm步进机印刷的集成电路上的特征，以及使用图IA中的形状生成的投影式掩膜(mask)组。可以看出，版图形状中所有的矩形拐角由于衍射效应而圆化。已在图2的示意图上绘制的3个圆图示了有源/扩散层的圆化半径在 60nm左右。不能通过光学邻近校正(OPC)技术显著地减小半径。此外，可以看出，由于紧密的多晶硅间距，圆化拐角1观、130和132延伸进入到晶体管沟道中，并且破坏了预期的矩形沟道形状。圆化拐角的基本原因是需要使晶体管具有可以通过有源/扩散层中的凹陷实现的不同沟道宽度以及193nm光刻不能将这样的凹陷挤入到两个多晶硅栅极之间。随着多晶硅到多晶硅距离随着每个技术节点以0. 7x缩小，可以预期这个问题将变得更加严重。典型的多晶硅到多晶硅距离预期为针对32nm节点为95nm，并且在22nm节点下为65nm。这两个距离都小于两个拐角圆化半径，这使得以下情况一定会发生，即，当晶体管制造工艺缩小到这些节点时，沟道形状将是非矩形的。到现在为止，仍然不清楚这样的沟道形状将会如何影响晶体管性能参数，以及因此如何影响电路性能和可靠性。
技术实现思路
大致来说，本专利技术包括用于集成电路的版图和投影式掩膜，在该集成电路中，晶体管的扩散形状包括在一个或者两个横向相对的边上横向延伸的凹陷，该凹陷具有内拐角和外拐角，两个拐角中的至少一个相对于栅极导体纵向地定位，从而使得在将扩散形状光刻印刷到集成电路上期间，拐角将圆化并且至少部分延伸进入沟道区域中。本专利技术还包括以下的一些方面用于引入这种凹陷的系统和方法，以及具有非矩形沟道区域的集成电路器件，该沟道区域在其与源极区域相交处比在栅极之下的一些其他纵向位置处宽。为了提供本专利技术某些方面的基本理解而提供了以上内容。该内容并不旨在标识本专利技术的重要或者关键元素，也并不旨在描绘本专利技术的范围。其唯一的目的在于以简单的形式给出本专利技术的一些概念，以作为稍后将给出的更详细描述的序言。在权利要求、说明书和附图中描述了本专利技术的特定方面。附图说明图IA图示了电路设计的版图区域的平面图。图IB图示了在图IA中示出的直线A-A’处截取的、从图IA的版图区域获得的集成电路的一部分的截面图。图2图示了从图IA的版图区域产生的集成电路的一部分的平面图。图3示出了并入了本专利技术一些方面的示例性数字集成电路设计流程的简化表示。图4是图示了与本文讨论的一些实施例有关的设计流程的一些方面的流程图。图5是图4中用于对电路进行布图的步骤的流程图细节。图5A是用于对库单元进行布图的设计过程的流程图。图6A、图7A、图8A和图9A图示了在版图文件中表示的相应集成电路版图的部分。图6B、图7B、图8B和图9B分别图示了在版图文件或者在光刻投影式掩膜组中表示的、在根据本专利技术的一些方面修改之后与图6A、7A、图8A和图9A对应的集成电路版图的部分。图6C、图7C、图8C和图9C分别图示了使用图6B、图7B、图8B和图9B的版图部分制造的集成电路器件的部分。图8D是在图8A和图8B中布图的电路的电路符号。图8E是在图8A和图8B中布图的电路的晶体管级电路图。图10A、图IlA和图12A图示了在版图文件或者光刻投影式掩膜组中表示的、在根据本专利技术的一些方面修改之后与图6A对应的集成电路版图的部分。图10B、图IlB和图12B分别图示了使用图10A、图IlA和图12A的版图部分制造的集成电路器件的部分。图13是图4中用于对版图进行修订以改善Ioff电流的步骤的流程图细节。图14是可以用来实现并入本专利技术的一些方面的软件的计算机系统的简化方框图。具体实施例方式给出以下描述是为了使本领域技术人员能够实现和利用本专利技术，并且该描述是在特定的应用及其要求的上下文中提供的。本领域技术人员将容易清楚对公开的实施例的各种修改，并且本文限定的一般原理可以适用于其它实施例和应用而不脱离本专利技术的精神实质和范围。因此，本意并非使本专利技术限于所示实施例，而是将本专利技术赋予与本文公开的原理和特征一致的最广范围。^JL为了最好地描述本专利技术的实施例，将参考对图IA中示出的示例性版图部分。图IA 图示了版图区域的平面图，并且图IB图示了在图IA中示出的直线A-A’处截取的、从图IA 的版图区域获得的集成电路的一部分的截面图。在本文中图IA和图IB有时统称为图1。 如先前指出的，图1的版图区域包括三个晶体管T112、T114和Τ116。参照晶体管112作为示例，其包括如附图所示在栅极导体112左边的第一扩散区域140，以及如附图所示在栅极导体112右边的第二扩散区域142。扩散区域140和扩散区域142之一为晶体管Τ112的源极，并且另一个为漏极，但是直到晶体管Τ112通过集成电路上的互连(未示出)连接到电路才做出源极/漏极选择。在栅极导体112之下的是晶体管Τ112的沟道144。类似地，晶体管Τ114包括通过栅极导体114之下的沟道148隔开的两个扩散区域142和146，并且晶体管Τ116包括通过栅极导体116之下的沟道152隔开的两个扩散区域146和150。可以看出，晶体管Τ112和Τ114共享共同的扩散区域142。类似地，晶体管Τ114和Τ116共享共同的扩散区域146。在扩散版图形状120纵向相对的末端形成了相应的STI (浅沟槽隔离)区域IM 和156，这些区域包含氧化物，以将晶体管与其他附近电路元件隔离。STI区域IM和STI 区域156为侧向地包围整个扩散110的STI的表示。在其他一些实施例中，扩散110外部的区域可以是本文档来自技高网...
【技术保护点】
１．一种光刻投影式掩膜组，其包括供在形成集成电路中使用的一个或者多个投影式掩膜，所述投影式掩膜组具有用于限定晶体管的沟道区域、叠置在所述沟道区域上的栅极导体以及在所述沟道区域的纵向相对侧上的第一扩散区域和第二扩散区域的形状，所述第一扩散区域和第二扩散区域为第一掺杂类型，并且所述沟道区域为与所述第一掺杂类型相反的第二掺杂类型，所述第一扩散区域和第二扩散区域在电路中分别连接为所述晶体管的第一电流路径端子和第二电流路径端子，所述投影式掩膜组包括用于限定所述沟道区域与所述第一扩散区域和所述第二扩散区域的几何联合的第一形状，以及用于限定所述栅极导体的第二形状，所述第二形状横向地跨越所述第一形状，所述投影式掩膜组用于以下工艺中，在所述工艺中，在使用所述第二形状将所述栅极导体施加到所述集成电路之前对所述沟道区域进行掺杂，并且在施加了所述栅极导体之后对所述第一扩散区域和所述第二扩散区域进行掺杂，其中所述第一形状具有沿着所述第一扩散区域的长度的、横向相对的第一纵向边和第二纵向边，并且其中所述第一形状包括在所述第一形状的所述第一纵向边上的第一横向延伸的凹陷，所述第一凹陷具有内拐角和外拐角，所述第一凹陷在纵向上相对于所述第二形状定位，以使得在将所述第一形状光刻印刷到所述集成电路上期间，所述内拐角和所述外拐角中的至少一个将圆化并且至少部分地延伸到所述沟道区域内。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：V·莫罗茨，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US
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