在具有多个沟槽的半导体基板上形成层的方法技术

本申请描述了一种制造半导体器件的方法。提供具有多个沟槽的基板。该多个沟槽包括具有不同宽度的沟槽。在包括多个沟槽的基板上形成第一层。第一层的形成在叠加在沟槽(例如，宽沟槽)上的区域中在第一层中产生凹陷。在凹陷中形成第二层。第一层被蚀刻，同时第二层保留在凹陷中。该第二层可以防止凹陷区域的厚度进一步减小。在一个实施例中，第一层是多晶硅并且第二层是光刻胶的BARC。

【技术实现步骤摘要】

本专利技术涉及一种半导体的制造方法。
技术介绍
随着集成电路(IC)材料和设计上的技术进步，已经能够制造出具有更小和更复杂的部件的集成电路。随着技术节点的减少，集成电路的制造面临许多挑战。一个这样的挑战就是当具有不同长宽比的部件紧密排列在基板上时，产生地形(topographical)问题。 例如，器件设计可能要求在具有不同长宽比的多个沟槽中形成一层材料。然而，由于微负载效应，导致保持均勻性和/或控制形成在沟槽中的材料很困难。例如，蚀刻处理在不同的尺寸下具有不同的蚀刻率。因此，较宽的沟槽与较窄的沟槽可能具有不同的蚀刻性质。这样， 应用类似处理方法可以根据地形提供不同的结果。这可能导致基板上的均勻性很差。例如， 即使同时进行处理，在宽沟槽和邻近窄沟槽中所设置的材料的厚度也可能差几千埃。这样，希望存在一种形成一层半导体器件的改进方法，其中，该层形成在具有不同尺寸的多个部件(例如，沟槽)的基板上。
技术实现思路
针对相关技术中存在的一个或多个问题，本专利技术的目的在于提供一种形成一层半导体器件的改进方法，其中，该层形成在具有不同尺寸的多个部件(例如，沟槽)的基板上。根据本专利技术的一种制造半导体器件的方法，包括提供基板，其中，所述基板包括具有第一宽度的第一沟槽和具有第二宽度的第二沟槽，其中，所述第一宽度大于所述第二宽度；在包括所述第一沟槽和所述第二沟槽的所述基板上形成第一层，其中，所述第一层的形成在覆盖在所述第一沟槽上的区域中的所述第一层中形成凹陷；在所述凹陷中形成第二层；以及对所述第一层进行蚀刻，其中，在蚀刻所述第一层期间所述第二层保留在所述凹陷中。根据本专利技术的方法，其中，所述第一层是多晶硅。根据本专利技术的方法，其中，所述第二层包括底部抗反射涂层(BARC)材料和光刻胶中至少之一。根据本专利技术的方法，其中，在所述凹陷中形成所述第二层包括在所述第一层上形成共形层，其中，所述第一层具有厚度减小的区域；对所述共形层进行蚀刻，使得其仅设置在所述第一层的厚度减小的区域中。根据本专利技术的方法，进一步包括在蚀刻所述第一层后，将所述第二层从所述基板上除去。根据本专利技术的方法，进一步包括在除去所述第二层之后，对所述第一层执行第二蚀刻。根据本专利技术的方法，其中，所述凹陷的深度为大约0.9 μ m。根据本专利技术的方法，其中，蚀刻所述第一层包括去除大约4000埃至大约5000埃之间的材料。根据本专利技术的一种方法，包括提供具有宽沟槽和浅沟槽的半导体基板；在包括所述宽沟槽和所述浅沟槽的所述半导体基板上形成多晶硅层，其中，形成所述多晶硅层包括在覆盖在所述宽沟槽上的所述多晶硅层中形成凹陷；在所述凹陷中形成第一部分材料，其中，所述第一部分材料包括底部抗反射涂层 (BARC)材料和光刻胶中至少之一；以及对所述多晶硅层进行回蚀刻，同时所述第一部分材料的一部分设置在所述凹陷中。根据本专利技术的方法，其中，所述第一部分材料的厚度大约是1500埃。根据本专利技术的方法，其中，所述回蚀刻的多晶硅层比回蚀刻之前的多晶硅层的表面具有更平坦的表面。根据本专利技术的方法，进一步包括将所述第一部分材料从所述半导体基板上除去。根据本专利技术的方法，进一步包括在将所述第一部分材料从所述半导体基板上除去之后，在所述回蚀刻了的多晶硅层上沉积第二层多晶硅。根据本专利技术的方法，进一步包括在将所述第一部分材料从所述半导体基板上除去之后，在回蚀刻了的多晶硅层上执行第二蚀刻处理。根据本专利技术的方法，其中，所述第二蚀刻处理在所述宽沟槽中提供基本上与所述窄沟槽中相同厚度的多晶硅。根据本专利技术的制造方法，包括提供半导体基板；在所述半导体基板上形成多晶硅层；在上覆盖所述多晶硅层的所述半导体基板上形成有机材料层；以及蚀刻所述多晶硅层，同时使用所述有机材料层作为所述多晶硅层的第一区域的保护元件。根据本专利技术的方法，进一步包括在形成所述多晶硅层之前，蚀刻所述半导体基板中的多个沟槽。根据本专利技术的方法，其中所述多晶硅层的第一区域叠加在形成于所述半导体基板中的宽沟槽上。根据本专利技术的方法，进一步包括在蚀刻所述多晶硅层之前，从所述多晶硅层的第二区域去除所述有机材料层。根据本专利技术的方法，其中，所述第二区域叠加在形成于所述半导体基板中的窄沟槽上。综上所述，根据本专利技术可在具有不同长宽比的多个沟槽中形成一层材料，并且，该层材料可保持均勻性和/或控制形成在沟槽中附图说明图1是形成一层半导体器件的方法的实施例的流程图。图2是示出了图1的方法的一个实施例的流程图。图3、图4、图5、图6、图7、图8、图9和图10是对应于图2的步骤的半导体器件的横截面图。具体实施例方式本专利技术总地来说涉及在基板上形成半导体器件，更具体地来说，涉及在包括具有不同尺寸的沟槽的基板上形成一层材料的方法。然而，应该明白，以下公开提供了多个不同实施例或实例，用于实现本专利技术的不同部件。为简化本公开，以下对组件和布置的具体实例进行描述。当然，这些仅仅是实例，而不旨在构成限定。另外，本公开可能在多个不同实例中重复使用参考编号和/或字母。这种重复的目的是简化以及清晰，并且其本身并不表示所述不同实施例和/或配置之间的关系。另外，在以下描述中，在第二部件上形成第一部件， 接下来可以包括第一和第二部件直接接触的实施例，也可以包括在第一和第二部件之间插入附加部件，从而使第一和第二部件不直接接触的实施例。作为实例，形成在基板上的部件可以包括形成在基板上、上方、和/或其中的部件。而且，贯穿本披露使用相关术语(例如， 较宽、宽、窄沟槽)。这些术语仅是相关的，并不旨在表达具体尺寸。参考图1，所示为方法100的流程图。方法100提供形成一层半导体器件的方法。 该方法100开始于框102，其中，提供基板。该基板包括多个沟槽。沟槽的长宽比可以改变， 包括宽度和/或深度。在一个实施例中，沟槽具有基本相同的深度并且具有不同的宽度。这些不同宽度可以相对地描述为“宽”和“窄”。该基板一般是半导体基板。在一个实施例中，该基板是晶体结构的硅基板(例如， 晶圆)。该基板可以包括根据设计要求的多种掺杂配置(例如，P-型基板或者N-型基板)。 基板的其他实例包括其他基础半导体，诸如，锗和金刚石；复合半导体，诸如碳化硅、砷化镓、砷化铟、或者磷化铟；和/或其他可能的混合物。该基板可选地可以包括外延层(印i 层)，可以进行应变用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。而且，该基板上可以包括形成在其上的一个或者更多部件，包括例如绝缘部件、注入区、栅结构、互连结构、 和/或多种其他典型半导体器件部件或者其部分。该沟槽可以形成在基板内，例如，沟槽可以是通过对硅基板中的硅进行蚀刻形成的开口。在其他实施例中，沟槽可以形成在基板本身上所形成的一个或者更多层中。然后，该方法100继续到框104，其中，在基板上形成第一层。该第一层包括第一材料。在一个实施例中，该第一材料包括多晶硅，如以下参考图2的方法所述。然而，其他材料包含在本公开的范围内，并且根据所得到的半导体器件的设计所要求的进行选择。该第一层形成在基板上以及第一沟槽和第二沟槽内。该第一层可以是非平坦的。例如，该第一层的厚度可以在多个沟槽中的一个或多个之上减小。该厚度减小的区域在这里描述为凹陷。在一个实施例中，该第一层在一个或者多个沟槽之上具有凹陷，该一个或多个沟槽相对描述为“宽”。本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，包括：提供基板，其中，所述基板包括具有第一宽度的第一沟槽和具有第二宽度的第二沟槽，其中，所述第一宽度大于所述第二宽度；在包括所述第一沟槽和所述第二沟槽的所述基板上形成第一层，其中，所述第一层的形成使得在覆盖所述第一沟槽上的区域中的所述第一层中形成凹陷；在所述凹陷中形成第二层；以及对所述第一层进行蚀刻，其中，在蚀刻所述第一层期间所述第二层保留在所述凹陷中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑钟秀，吴士豪，许志贤，钟嘉麒，曾伟岳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71