本发明专利技术涉及用于控制处理器时钟频率的设备和方法。提供了一种用于控制处理器时钟频率的设备和方法。所述设备包括：硬件计数器，其用来在预定时间段期间计数对存储器缓冲器的写访问；硬件比较器，其用来把由所述硬件计数器所计数的写访问的次数与至少一个预定阈值进行比较；所述硬件比较器还用来生成控制信号，该控制信号取决于由所述硬件计数器所计数的写访问的次数与至少一个预定阈值的比较结果，其中所述比较由所述硬件比较器执行；以及时钟频率设定电路，其用来根据所述控制信号设定处理器的时钟频率。
【技术实现步骤摘要】
本专利技术的实施例总体上涉及一种控制处理器时钟频率的设备和方法。 附图说明图1示出了根据本专利技术的一个实施例的设备的方框图。图2以流程图的形式示出了根据本专利技术的一个实施例的控制处理器时钟频率的方法。图3示出了根据本专利技术的实施例的蜂窝调制解调器的数据平面体系结构。图4示出了根据本专利技术的一个实施例的被适配于(adapt to)基于先入先出 (FIFO)的数据接口的设备的方框图。图5示出了根据本专利技术的一个实施例的被适配于基于共享存储器的数据接口的设备的方框图。在附图中，相同的附图标记在不同视图中一般指代相同的部件。附图不一定是按比例绘制的，相反其重点一般在于说明本专利技术的原理。具体实施例方式下面的详细描述将解释本专利技术的示例性实施例。在适当情况下，对于方法实施例的描述被视为还描述相应的设备实施例的功能，反之亦然。下面的描述不应被视为做出限制，而是仅仅为了说明本专利技术的一般原理。但是本专利技术的范围仅由权利要求书限定，而不应由下面所描述的示例性实施例限制。在图1中示出了根据本专利技术的一个实施例的设备的方框图。对于中央处理单元(CPU)的时钟频率的动态缩放(scaling)是一种功率管理机制，其可以被用于嵌入式系统并且特别可以被用于电池供电的装置。进一步研究移动电话装置的
可以发现，一般性的CPU性能需求以及还有针对充分动态的CPU性能缩放的需求变得越来越严格，这例如是因为对于诸如LTE (长期演进)之类的蜂窝无线电网络来说，其是以非常高的数据速率和低等待时间为目标的。出于以上原因以及其他原因，希望可以尽可能早地预测(或估计)所需求的CPU性能(与时间相关的性能要求)，以便满足处理时间需求并且同时仍然实现充分动态的CPU时钟缩放。根据本专利技术的一个实施例，一种设备包括硬件计数器110以用来在预定时间段期间计数对存储器缓冲器120的写访问。所述设备还包括硬件比较器130以用来把由硬件计数器110所计数的写访问的次数与至少一个预定阈值进行比较。硬件比较器130还被配置成生成控制信号140，该控制信号140取决于由硬件计数器110所计数的写访问的次数与至少一个预定阈值的比较的结果，其中所述比较由硬件比较器130执行。所述设备还包括时钟频率设定电路150以用来根据控制信号140设定处理器160的时钟频率。根据本专利技术的一个实施例，提供一种硬件(HW)机制，其通过计数对一个或多个存储器缓冲器的写访问来跟踪(ke印track of )当前数据速率，并且根据所监视的数据速率发出一个或多个控制信号。所述一个或多个控制信号被用作针对动态CPU时钟缩放的输入，以便实现低等待时间的、与数据速率相关的CPU性能缩放。这样做的效果是可以更好地估计所需求的CPU性能，其中考虑到早期可用的存储器缓冲器状态信息以作为可变数据速率的一种度量。由于CPU时钟频率缩放由硬件(冊)直接发起，所以避免了由软件(SW)而导致的等待时间(延迟)，并且可以在任意时间点以高准确度瞬时地提供当前所需要的处理器性能水平。这样做的另一方面的效果在于，即使是在处理器时钟被设定到非常低频率的时间段内出现的非常苛刻的实时要求也可以得到满足。在图2中以流程图200的形式示出了根据本专利技术的一个实施例的控制处理器时钟频率的方法。根据本专利技术的一个实施例，执行以下方法。在210处，在预定时间段期间由硬件计数器计数对存储器缓冲器的写访问。在220处，由硬件比较器把所计数的写访问的次数与至少一个预定阈值进行比较。在230处，由所述硬件比较器生成取决于在220处执行的比较的结果的控制信号。 还可以实施多个控制信号，其可以被用来从所支持的若干种CPU时钟设定当中选出一种。在240处，根据所述控制信号来设定处理器的时钟频率。在图3中示出了根据本专利技术的实施例的蜂窝调制解调器的数据平面体系结构。在这里示意性地图示出典型的蜂窝调制解调器或无线无线电调制解调器配置(其包括专用调制解调器和应用处理器)的示例性数据流程和示例性数据处理体系结构。对于这样的调制解调器，CPU时钟缩放可能是有利的，因为这种情况是嵌入式和电池供电的装置的一个实例。应当注意的是，所述调制解调器不限于蜂窝或无线无线电调制解调器，并且本专利技术的实施例还可以被应用于其中数据速率可能发生改变并且CPU性能与数据速率相关的任何其他种类的数据平面处理。关于动态CPU时钟缩放的重要设计目标在于，当前所应用的CPU时钟频率必须高到足以满足由当前工作负荷和所施加的实时要求所给出的瞬时CPU性能需求，且另一方面，CPU时钟频率应当尽可能地受到限制以便最小化系统的功率消耗。根据一种替换方案，对于CPU性能需求的预测和/或对于CPU性能(即CPU时钟频率)的缩放可以基于被用于预测CPU负荷的针对CPU利用率的持续监视，并且可能还与某种平均(averaging)相结合(其通常由CPU作为背景活动来执行)。该替换方案的缺陷主要在于，这种针对CPU时钟缩放的一般背景机制具有特定的最小等待时间，因此对于快速改变的CPU性能需求(非常动态的数据速率)连同严厉的实时约束来说是不足够的。根据另一种替换方案，对于CPU性能需求的预测和/或对于CPU性能(即CPU时钟频率)的缩放可以基于由各个SW模块所提交的明确的CPU性能需求(其例如可以从协议栈状态导出)。该替换方案的主要缺陷在于，通常需要涉及SW，因此一个结果是在SW可以控制对于CPU时钟频率的缩放之前其必须首先知晓当前的数据速率，这导致延迟发起由于数据速率改变而进行的必要的CPU性能缩放。在处理数据平面业务时，对于调制解调器处理器的CPU性能需求在很大程度上取决于上行链路方向和下行链路方向的数据速率。因此，所提出的方法使用存储器缓冲器状态信息来控制CPU时钟缩放。该信息可以在早期获得，这是因为存储器缓冲器将在协议栈第2层数据平面功能的实际处理发生之前被填充。从图3可以看出，来自应用处理器310的上行链路IP (网际协议)分组305正在应用处理器接口 320处进入调制解调器处理器域315。在该接口的上行链路输入缓冲器325 处可观测到的所接收到的上行链路IP数据量将被用作控制信息以用于生成控制信号，所述控制信号用于对与上行链路处理相关的CPU性能进行缩放。还可以实施多个控制信号， 其可以被用来从所支持的若干种CPU时钟设定当中选出一种。因此，协议栈第2层数据平面 330的功能对这些上行链路数据的处理可以在经过相应地调节的调制解调器处理器时钟频率下进行。在该处理之后，上行链路传输块335被传递到物理层接口 340并且从该处进一步被传递到物理层345，在所述物理层中进行基带信号处理。最后，通过空中接口 350发送上行链路数据。同样地，通过空中接口 350接收到的下行链路数据在物理层345中被处理。此后， 来自物理层345的下行链路传输块355在物理层接口 340处进入调制解调器处理器域315， 并且在该接口的下行链路输入缓冲器360处可观测到的所接收到的下行链路传输块数据的量将被用作控制信息以用于生成控制信号，所述控制信号用于对与下行链路处理相关的 CPU性能进行缩放。还可以实施多个控制信号，其可以被用来从所支持的若干种CPU时钟设定当中选出一种。因此，协议栈第2层数据平面330的功能对这些下行链路数据的处理可以本文档来自技高网...
【技术保护点】
１．一种设备，包括：硬件计数器，其用来在预定时间段期间计数对存储器缓冲器的写访问；硬件比较器，其用来把由所述硬件计数器所计数的写访问的次数与至少一个预定阈值进行比较；所述硬件比较器还用来生成控制信号，该控制信号取决于由所述硬件计数器所计数的写访问的次数与至少一个预定阈值的比较的结果，其中所述比较由所述硬件比较器执行；以及时钟频率设定电路，其用来根据所述控制信号设定处理器的时钟频率。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：U希尔德布兰，
申请(专利权)人：U希尔德布兰，
类型：发明
国别省市：DE
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。