一种时钟相位对齐调整电路制造技术

本发明专利技术涉及一种时钟相位对齐调整电路，可与带有输入分频器和反馈分频器的锁相环配合实现时钟信号的相位对齐，它包括与门；第一延迟器，其输入端接收外围的复位信号，其输出端依次通过第一D触发器和第二延迟器连接至所述与门的另一个输入端，以向该与门输出使能信号；以及反相器，其输入端接收所述输入时钟信号，其输出端与所述第一D触发器连接。本发明专利技术通过控制时钟信号输送给输出分频器的时间，有效地避免了毛刺等不确定性情况的发生，利用D触发器的同步复位，使各路输出分频器具有相同的初始状态，即在同一时间开始识别锁相环输出的时钟信号或外部直接输入的时钟信号，从而使输出时钟信号的上升沿同步。

【技术实现步骤摘要】

本专利技术涉及集成电路，尤其涉及一种时钟相位对齐调整电路。
技术介绍
由于系统整合并植入芯片的需求增加，使其所需的各种配合IP(网络协议)也都集成到了芯片内部，以目前的集成电路系统来说，DDRX(双倍速率同步动态随机存储器)记忆体控制电路，MIPS(每秒处理的百万级的机器语言指令数)所需要的OCP、AXI等总线协议均由各自的锁相环来产生需要的时钟信号，而这些时钟信号不论工作于何种频率下，相对于CPU时钟信号的上升沿的相位，都有极小相位差的严格要求，即CPU时钟信号的上升沿需要与这些IP的上升沿同步且相位差极小。然而，若由数个锁相环来产生各种IP的时钟脉冲，则这种极小相位差的规格将无法实现；这是由于不同的锁相环具有不同的动态特性，如延迟、频宽、相位及抖动所造成的。 若由同一个锁相环来提供所有IP的时钟信号，则在共有的VCO(压控振荡器)产生最高频的时钟信号后，因经过不同路径及不同除法器或不同应用的数字电路，有时再因不同路径上的寄生电路，寄生电容的延迟，很难保证各时钟信号与CPU时钟信号上升沿的完全同步。现有技术中锁相环及各相关时钟信号的产生电路可如图1所示，锁相环I(PLL) 包括依次串联的输入分频器11 (Input Divider)、相位侦测器12 (PFD)、充电泵13 (Charge Pump)、压控振荡器14 (VCO)和电位转换器15 (Level Shift)，还包括连接在充电泵13和压控振荡器14之间的低通滤波器16 (LPF)以及连接在电位转换器15的输出端和相位检测器 12的输入端之间的反馈分频器17(FeedbaCk Divider)，其中输入分频器11用于对外围输入的时钟信号INCLK进行降频处理，从而降低输入相位检测器12的参考时钟信号的频率，同时可用于决定锁相环1输出频率的解析度；反馈分频器17用于提高压控振荡器14的频率；相位侦测器12用于将输入分频器11输出的参考时钟信号和反馈分频器17输出的反馈时钟信号进行比较，并将比较后的结果输出到充电泵13，如果参考时钟信号的相位领先于反馈时钟信号，则充电泵13产生输出电流至低通滤波器16，对其充电；如果参考时钟信号的相位落后于反馈时钟信号，则由低通滤波器16对充电泵13放电，当参考时钟信号与反馈时钟信号的相位一致时，则低通滤波器16保持在Tri_State (三态)状态，将低通滤波器16的电压输入至压控振荡器14中即可产生设定的频率；压控振荡器14将输出的时钟信号VCOCLK经电位转换器15接到各个输出分频器 2 (Output Divider)，即可得到各 IP，如 DDR、CPU、0CP 等所需的时钟信号 CLK_DDR、CLK_CPU、 CLK_0CP 等。由于使用具有不同分频系数的输出分频器2去配合各IP所需的频率，将使压控振荡器14所产生的时钟信号在每一路径上所经过的数字电路及路径长短均不相同，从而使每一个时钟信号均有不同的相位延迟。例如，某一分频器的分频系数组合用在输出分频器 2时，可能使用于CPU的输出分频器2的分频系数为3，用于OCP的输出分频器2的分频系数为2，用于DDR的输出分频器2的分频系数为4，这种情况下，各输出分频器2输出的时钟信号可由图2表示，由图可知，这些时钟信号的上升沿从一开始就没有对齐。从实际电路测试结果分析看来，上述电路工作时，对锁相环1的数字电路复位后开始工作，测试3000次会有一次时钟信号上升沿不对齐的情况，其原因分析如下如图3所示，锁相环1刚上电时，压控振荡器14将输出的时钟信号VCOCLK的波形没有完全震荡起来，不规则波形由电位转换器15放大后有可能产生毛刺；如果某些输出分频器2没有识别到这个毛刺是有效脉冲，就会导致输出分频器2输出的时钟信号上升沿不对齐。例如图4所示，输出时钟信号CLK_CPU、CLK_0CP的输出分频器2都识别到了这个毛刺为有效脉冲，而输出时钟信号CLK_DDR的输出分频器2却没有识别出，那么，即使输出分频器2的分频系数相同，而且开始也是对齐的，后续的时钟信号也不会对齐。由此可见，上述情况也是导致时钟信号上升沿没有对齐的原因之一。上述原因造成的时钟信号差会随着操作频率及系统启动而变化，从而成为整个系统的一个不确定性因素，将导致整个系统不稳或失控，因此需要一种可适用于所有频率段的相位对齐调整电路，以自动消除所有时钟信号对CPU时钟信号上升沿的相位差，从而消除该不确定性。另夕卜，由于现在CPU时钟信号频率都高达IGHZ以上，数据信号处理时间很短，因此，对于任何输出的时钟信号频率，除要保持起与CPU时钟上升沿触发的一致性外，对各IP 的输入时钟信号，亦均有50%占空比的要求，以期能提供尽可能多的数据信号处理时间。在现有技术中，美国专利No. 7948260B1中公开了一种数字时钟信号的相位调整装置和方法，其原理是通过将输入时钟信号接到不同的分频电路，先分频，然后再通过调整各分频后的输出时钟信号的相位，从而实现使所有输出时钟信号的上升沿对齐；然而，因为是将时钟信号分频再调整相位，所以无法保证其具有50 %的占空比，而且，该技术方案只能对偶数分频的电路提供相位对齐，需要高要求的工艺支持，同时，也造成了电路复杂等缺陷。鉴于上述原因，现在迫切需要开发一种时钟相位对齐调整电路，以满足系统的上述要求。
技术实现思路
为了解决上述现有技术存在的问题，本专利技术旨在提供一种时钟相位对齐调整电路，以用最少的电路和最简单的方法实现时钟相位对齐，同时在此基础上，支持时钟信号具有50 %的占空比，并且不受任意整数分频电路和工艺制程限制。本专利技术所述的一种时钟相位对齐调整电路，可与带有输入分频器和反馈分频器的锁相环配合实现时钟信号的相位对齐，其特征在于，所述电路包括与门，其一个输入端接收外围的输入时钟信号，其输出端输出相位调整后的时钟信号；第一延迟器，其输入端接收外围的复位信号，其输出端依次通过第一 D触发器和第二延迟器连接至所述与门的另一个输入端，以向该与门输出使能信号；以及反相器，其输入端接收所述输入时钟信号，其输出端与所述第一 D触发器连接。在上述的时钟相位对齐调整电路中，所述电路还包括与所述第一 D触发器连接的第二 D触发器，所述反相器的输出端与该第二 D触发器连接。在上述的时钟相位对齐调整电路中，所述输入时钟信号为所述锁相环输出的时钟信号，且该锁相环接收由所述第二 D触发器控制的释放信号，该释放信号初始为低电平。在上述的时钟相位对齐调整电路中，所述输入分频器和反馈分频器分别接收所述释放信号。在上述的时钟相位对齐调整电路中，所述第一延迟器的输出端与所述第一 D触发器的D端连接，且该第一 D触发器的Q端与所述第二延迟器的输入端连接。在上述的时钟相位对齐调整电路中，所述第二 D触发器的D端与所述第一 D触发器的Q端连接，第二 D触发器的Q端输出所述释放信号。在上述的时钟相位对齐调整电路中，所述反相器的输出端分别与所述第一 D触发器、第二 D触发器的CK端连接。在上述的时钟相位对齐调整电路中，所述输入时钟信号的频率低于1GHz。由于采用了上述的技术解决方案，本专利技术通过引入与输入时钟信号同步的使能信号，控制输入时钟信号输送给外围输出分频器的时间，从而有效地避免了毛刺等不确定性情况的发生；并利用第本文档来自技高网...

【技术保护点】
１．一种时钟相位对齐调整电路，可与带有输入分频器和反馈分频器的锁相环配合实现时钟信号的相位对齐，其特征在于，所述电路包括：与门，其一个输入端接收外围的输入时钟信号，其输出端输出相位调整后的时钟信号；第一延迟器，其输入端接收外围的复位信号，其输出端依次通过第一Ｄ触发器和第二延迟器连接至所述与门的另一个输入端，以向该与门输出使能信号；以及反相器，其输入端接收所述输入时钟信号，其输出端与所述第一Ｄ触发器连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙海涛，
申请(专利权)人：华亚微电子上海有限公司，
类型：发明
国别省市：31