一种确定集成电路中的容错性的系统可包括由所述集成电路承载的可编程逻辑器件。所述系统还可包括由所述可编程逻辑器件承载以控制所述可编程器件的一部分的功能和/或连接的可配置存储器。所述系统还可包括由所述可编程逻辑器件承载并与用户和/或所述可配置存储器通信的用户逻辑。所述用户逻辑可根据变化的用户要求识别所述可配置存储器中的已损坏数据。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路领域，具体地说，涉及集成电路中的容错性。
技术介绍
现场可编程门阵列(“FPGA”)器件是具有嵌入互连导体矩阵的可配置逻辑块阵列的集成电路，所述互连导体具有到彼此的可配置连接以及到逻辑块的可配置连接。图1中示出了可编程元件的单个分组，单个FPGA芯片中可存在许多这样的分组。分组的大小将由 FPGA架构的物理特性决定。中央结构是数据存取寄存器布置100和寻址功能120，它们确定对哪些可编程元件140-157执行操作。图1中的这些结构中的每个结构由旨在加载一个或多个此类结构的中央加载机制103馈入，并将馈送到可以校验这些结构中的许多结构的中央循环冗余校验 (“CRC”)校验结构104。数据存取寄存器布置100通过扫描连接101从中央加载机制馈送并通过扫描连接102馈送至中央CRC校验结构104。每个可编程元件140-157包括两个部分静态随机存取存储器(“SRAM” )和可编程逻辑161。每个单元中的SRAM 160的大小由可编程逻辑161的可编程性的范围确定。 SRAM 160的大小和进行校验的期望速度将确定所执行校验的范围。寻址功能120将确定在任何给定周期内，哪个(哪些)可编程元件140-157将被加载或读取到数据存取寄存器布置100。数据存取寄存器布置100通过数据总线110-115 连接到可编程元件140-157，数据总线110-115的宽度均与单个可编程元件140-157中的 SRAM 160的宽度相同。从寻址功能120到每个可编程元件的控制通过地址选择信号130-135来连接。在此实例中，可以加载单个列中的多个可编程元件，如140、146和152。
技术实现思路
本专利技术的一个方面是一种确定集成电路中的容错性的系统，所述系统可包括由所述集成电路承载的可编程逻辑器件。所述系统还可包括由所述可编程逻辑器件承载以控制所述可编程逻辑器件的一部分的功能和/或连接的可配置存储器。所述系统还可包括由所述可编程逻辑器件承载并与用户和/或所述可配置存储器通信的用户逻辑。所述用户逻辑可根据变化的用户要求识别所述可配置存储器中的已损坏数据。所述用户逻辑可提供对可配置存储器位和/或可配置存储器校验器位的存取，以便为所述可配置存储器提供检错和/或纠错。经由所述用户逻辑和/或基于用户选择已损坏数据识别方案，可以将所述可编程逻辑器件的一部分选择为校验器。所述系统还可包括所述可编程逻辑器件的一部分的行和/或列的捕获锁存器。所述捕获锁存器和所述用户逻辑可协作以在所述可配置存储器中具体定位任何已损坏数据。所述用户逻辑可确定已损坏数据严重度、已损坏数据重要性和/或已损坏数据粒度。所述系统还可包括多路复用器，所述多路复用器与所述用户逻辑通信以提供正确数据以便替换在所述可配置存储器中识别的任何已损坏数据。所述可编程逻辑器件可包括复杂可编程逻辑器件和/或现场可编程门阵列。所述可配置存储器可包括诸如静态随机存取存储器和/或动态随机存取存储器之类的易失性存储器，和/或包括诸如闪存和磁性随机存取存储器之类的非易失性存储器。本专利技术的另一方面是一种确定集成电路中的容错性的方法。所述方法可包括经由可配置存储器控制可编程逻辑器件的一部分的功能和连接中的至少一个。所述方法还可包括经由与用户和/或所述可编程逻辑器件通信的用户逻辑且根据所选择的用户要求识别所述可配置存储器中的已损坏数据。所述方法可附加地包括存取可配置存储器位和/或可配置存储器校验器位，以便为所述可配置存储器提供检错和/或纠错。所述方法还可包括选择所述可编程逻辑器件的一部分作为校验器和/或选择已损坏数据识别方案。所述方法还可包括经由所述可编程逻辑器件的一部分的行和列中的至少一个的捕获锁存器在所述可配置存储器中定位任何已损坏数据。所述方法可附加地包括确定已损坏数据严重度、已损坏数据重要性和/或已损坏数据粒度中的至少一个。所述方法还可包括使用正确数据替换所述可配置存储器中的已损坏数据。附图说明现在将仅通过实例的方式参考附图描述本专利技术的各实施例，这些附图是图1是现有技术FPGA的示意性方块图；图2是根据本专利技术的一个实施例的确定容错性的系统的示意性方块图；图3是示出根据本专利技术的一个实施例的方法方面的流程图；图4是示出根据图3的方法的方法方面的流程图；图5是示出根据图3的方法的方法方面的流程图；图6是示出根据图3的方法的方法方面的流程图；图7是示出根据图6的方法的方法方面的流程图；图8是示出根据图6的方法的方法方面的流程图；图9是根据本专利技术的一个实施例的具有用于用户逻辑的新元件的可配置存储器和关联数据存取寄存器的示意性方块图；图10是示出根据本专利技术的一个实施例的用于控制FPGA的可编程元件的SRAM的局部模式校正的进行局部校验的新分接(tap)和多路复用插入点的示意性方块图；图11是示出根据本专利技术的一个实施例的被添加以基于CRC执行校验以及基于存储的压缩后的模式执行局部校正以提供替换的局部校验的示意性方块图；图12是示出根据本专利技术的一个实施例的被添加以基于存储的ECC模式执行校验以及基于相同的存储的ECC模式执行局部校正以提供替换的局部校验的示意性方块图；图13是根据本专利技术的一个实施例的操作局部多路复用器控制线的流程图。具体实施例方式参考图2，初始地描述确定集成电路12中的容错性的系统10。系统10包括例如由集成电路12承载的可编程逻辑器件14。在一个实施例中，可编程逻辑器件14包括复杂可编程逻辑器件、现场可编程门阵列，或本领域技术人员将理解的类似器件。在另一实施例中，系统10还包括例如由可编程逻辑器件14承载的可配置逻辑块阵列。在一个实施例中，所述可配置逻辑块阵列包括互连导体矩阵，所述互连导体具有到彼此的可配置连接以及到逻辑块的可配置连接。系统10还包括由可编程逻辑器件14承载以控制所述可编程逻辑器件的功能和/ 或连接的可配置存储器18a-18n。在一个实施例中，可编程逻辑器件14的一部分包括部分地包含可配置存储器18a-18n的一个或多个可编程查找表(“LUT”)。在另一实施例中，可配置存储器18a-18n包括SRAM、动态随机存取存储器等。系统10还包括例如由所述可编程逻辑器件14承载并与用户22和/或可配置存储器18a-18n通信的用户逻辑20a-20n。在一个实施例中，用户逻辑20a-20n根据变化的用户要求识别可配置存储器18a-18n中的已损坏数据。在另一实施例中，可配置存储器18a-18n 用于针对用户逻辑20a-20n的一部分定义布尔逻辑控制状态或“真值表”。用户逻辑20a-20n提供对可配置存储器位和/或可配置存储器校验器位的存取， 以便例如为可配置存储器18a-18n提供检错和/或纠错。在一个实施例中，经由用户逻辑 20a-20n和/或基于用户选择已损坏数据识别方案而将可编程逻辑器件14的一部分选择为校验器24。在另一实施例中，用户逻辑20a-20n确定已损坏数据严重度、已损坏数据重要性和/或已损坏数据粒度。系统10还包括例如可编程逻辑器件14的一部分的行和/或列的捕获锁存器26。 在一个实施例中，捕获锁存器26和用户逻辑20a-20n协作以在可配置存储器18a-18n中具体定位任何已损坏数据。系统10还包括多路复用器观，多路复用器观与用户逻辑20本文档来自技高网...
【技术保护点】
１．一种确定集成电路中的容错性的系统，所述系统包括：由所述集成电路承载的可编程逻辑器件；由所述可编程逻辑器件承载的可配置存储器，用于控制所述可编程器件的一部分的功能和连接中的至少一个；由所述可编程逻辑器件承载并与用户和所述可配置存储器中的至少一个通信的用户逻辑，所述用户逻辑用于根据变化的用户要求识别所述可配置存储器中的已损坏数据。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A·兰克，R·特里梅因，M·切克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US
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