单片光电子ＴＷＥ部件结构制造技术

一种单片光电子装置具有光学连接到波导的斑点尺寸转换器。在波导的芯（５４）上扩展的包层（５８）与斑点尺寸转换器的包层相比更薄并且被以更高的浓度掺杂。该结构可以通过应用选择性蚀刻和增强再生长工艺以形成具有不同厚度或掺杂的包层（５８）的选择性区域来制造。

【技术实现步骤摘要】
【国外来华专利技术】单片光电子TWE部件结构
技术介绍
专利
本专利技术大体上涉及光子装置的领域。更具体地说，本专利技术公开了一种单片光电子 (monolithic optoelectronic)TffE部件结构，其提供高速光信号传输的低插入损耗。问题陈述低成本、小尺寸且高性能的基于磷化铟αηΡ)的马赫-曾德尔(Mach-khnder)调制器(MZM)在光纤光子元件行业中是普遍公知的。存在两个限制MZM性能的挑战光学插入损耗和波特率。光学插入损耗被定义为自装置出来的光的功率除以入射到装置之内的光的功率， 通常表示为以分贝(dB)为单位的值的负数。到芯片上或到芯片外的光的耦合通常涉及大体积光学部件和/或光纤波导，它们在可以将光束聚焦为多小上存在限制。在芯片上，光被半导体外延层和以光刻的方式限定的波导引导。由于实际以及成本的原因，芯片上的光束在其直径可以多大上具有限制。较大的芯片外光束和较小的芯片上光束之间的不匹配导致了耦合损耗并且是特定的基于InP的MZM以及一般的光子装置内高损耗的主要来源。对于输入和输出的每个来说，耦合损耗可以高达4dB或更多。MZM的波特率受其射频(RF)带宽的限制。在hP MZM中，电信号被施加到电极，电极因而使调制器在光学状态之间切换。MZM的带宽受到电极的电容或阻抗以及光波和电波的速度之间的匹配的限制。具有工业可接受性能的MZM的典型波特率为lOGBd。光学插入损耗问题以及波特率问题均已经被分别地解决。对于插入损耗，已经开发出斑点尺寸转换器(SSC)，其可以使半导体晶圆上的光束的尺寸扩大为与芯片外大体积光学器件相匹配的尺寸，从而将耦合损耗改进至0. 8dB。图1示出在芯片面处具有大模式 11以用于耦合到大体积光学器件以及在端部处具有小模式12以适于芯片上使用的现有技术的SSC 10。注意到，面模式一直存在直至半导体的顶部。还注意到，图1所示的现有技术的SSC 10利用选择性蚀刻以及增强再生长过程来制造厚度变化的芯，以降低模式在ζ方向上传播时的尺寸。然而在现有技术中，芯上的包层大体上具有均勻的厚度。SSC已与MZM 芯片单片地集成在一起。对于波特率的问题，行进波电极设计已经被开发出来，其消除电极的电容和速度匹配限制。图2是MZM 20上的现有技术的行进波电极的示意性平面图。黑线从左至右表示输入波导21、分束装置22、并联的两个MZ波导23和M、组合装置25以及输出波导26。 较大的灰色区域表示行进波电极27，其利用T形分支周期性地与波导进行接触。已经展示了 40GBd的波特率并且也已经示出将波特率扩展至80GBd的能力。图3是现有技术的SSC MZM 10 (左侧)以及现有技术的行进波MZM 20 (右侧)的 MZ波导电极区域中穿过X-Y平面的截面图。具有水平线的层表示半导体波导芯31。顶部的暗灰色层表示电极32的金属。在波导芯31和电极32之间的是半导体层33。在SSC MZM 10中，该层33必须是厚的以适应大的面模式(如图1中的)，并且被轻微掺杂以使光损耗最小化。在行进波MZM 20中，层33必须是薄的并且被高度掺杂以使RF损耗最小化。尽管在hP MZM技术中有这些单独的进步，然而，将两种改进相整合以同时实现低插入损耗和高波特率依然是不可能的。存在作为根源的两个基本的不相容性。第一，行进波电极要求顶部的电极的金属和下面的引导芯之间的半导体材料层(称为“包层”)尽可能的薄，以使RF损耗最小化。相反，SSC要求包层较厚以便允许芯片上光束充分地扩展以与大体积芯片外光学器件相匹配。第二，行进波电极要求包层被充分掺杂以提供高传导性材料从而使电阻最小化。 相反，SSC要求低掺杂或无掺杂的包层，因为掺杂的材料(特别是P型掺杂)会引起明显的光损耗。这些在下文中分别被称为第一和第二不相容性性。解决问题的方案本专利技术解决了迄今为止阻碍SSC和传统行进波光子器件的单片式集成的上述两个基本的不相容性，而不牺牲它们每个的优点。特别地，本专利技术采用选择性蚀刻和增强再生长(SEER)工艺来生成包层，所述包层同时(1)在SSC区域中较厚；并且( 在装置的行进波区域中被高度掺杂而在SSC区域中无掺杂。
技术实现思路
本专利技术提供一种单片光电子装置，其具有光学连接到波导的斑点尺寸转换器。在波导的芯上扩展的包层比斑点尺寸转换器的包层更薄并且被更高度地掺杂。结构可通过对包层的选择性区域应用选择性蚀刻和增强再生长工艺来制造。本专利技术的这些及其他优点、特征和目的在考虑了以下详细说明和附图时将会更容易理解。附图说明结合附图本专利技术可被更容易地理解，在附图中图1示出现有技术的SSC 10，其在芯片面处具有大模式以用于耦合到大体积光学器件，并且在端部具有适于芯片上使用的小模式。图2是MZM 20上的现有技术的行进波电极的示意性平面图。图3是现有技术的SSC MZM 10 (左侧)以及现有技术的行进波MZM 20 (右侧)的 MZ波导电极区域中穿过X-Y平面的截面图。图4(a)_4(c)是选择性蚀刻和再生长(SER)工艺中的步骤的示意性示例。图5是体现本专利技术的光子装置的侧面剖视图。专利技术的详细说明向半导体晶圆的表面应用二氧化硅或其他材料的被合理恰当地成形的掩模、之后是随后的外延生长，可导致所生长的外延层的厚度在晶圆上变化。我们将这一技术称作增强的选择性区域生长(ESAG)。波导芯首先可以生长在整个晶圆上，然后施加掩模以实现随后生长的包层的ESAG。通过布置ESAG以使包层在SSC的区域中较厚而在MZM电极的区域中较薄，可以解决同时需要SSC的厚包层和MZM电极的薄包层之间的第一不相容性。使用光致抗蚀剂、二氧化硅或其他材料来在晶圆的表面上形成掩模是通常使用的技术，掩模允许在选择性区域中进行蚀刻，即我们称为SE (选择性蚀刻)的过程。此外，在外延生长期间可以使用相同的掩模或蚀刻过程之后被施加的其它掩模，以保证只有选择性区域具有在它们之上生长的材料。被掩模覆盖的区域没有接受晶体生长。掩模可以被成形或可以不被成形为增强在某些区域内的生长。如果掩模被成形为使得生长没有被增强，则所生长的层将会在整个晶圆上具有基本均勻的厚度，完全没接受生长的那些区域除外。我们将其称作(非增强的)选择性区域生长，或SAG。通常期望的是，首先执行SE，然后接着是 SAG步骤，其中SAG步骤用于填充在选择性蚀刻期间被除去的某些或全部材料。可以通过掩模来基本上覆盖没有被蚀刻的区域，以便完全不接受生长。事实上，对SE步骤和SAG步骤两者使用相同的掩模是常见的，由此蚀刻掉晶圆上选择性区域中的材料并且用另外的材料仅替换这些蚀刻的区域。我们将SE之后是SAG的该组合称为选择性蚀刻和再生长(SER)。通过对包层应用SER工艺，可以同时实现高度掺杂的区域和无掺杂区域的组合， 这解决了同时需要行进波MZM的高掺杂/高传导性包层和SSC MZM的低掺杂包层之间的第二不相容性。该过程如下所示。首先，在整个晶圆上生长高度掺杂的包层。其次，在晶圆上放置掩模以使得包层的除了需要电接触金属电极的那些波导区域之外的所有区域都被暴露。换句话说，包层的将被用于形成电极的那些区域被掩模覆盖。再次，使用SE蚀刻掉暴露区域内的包层的大部分。最后，使用SAG用掺杂浓度较低的半导体材料(例如，无掺杂的半导体材料)选择性地填充蚀刻的部分本文档来自技高网...

【技术保护点】
１．一种单片光电子装置，包括：波导，其包括芯、邻近该芯的包层以及连接到该波导的至少一部分的至少一个电极；以及光学连接到该波导的斑点尺寸转换器，所述斑点尺寸转换器包括芯以及邻近该芯的包层；其中，波导的包层比斑点尺寸转换器的包层被以更高的浓度掺杂。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：K·普罗西克，
申请(专利权)人：科戈光电公司，
类型：发明
国别省市：US