用于互连集成电路的技术制造技术

各自具有处理内核（２０、４８）和板载存储器（３０、３２、６０、６２）的两个集成电路管芯（１２、１４）被互连并被封装在一起以形成多芯片模块（１０）。第一管芯（１２）被认为是主要的，而第二管芯（１４）被认为是次要的，它们通过中介件（１６）来连接。第一和第二管芯可以具有相同的设计，并且因而具有诸如外围部件（２８、５６）及存储器那样的相同的资源并且优选具有共同的系统互连协议。第二管芯的内核被禁用或者至少被置于降低的功率模式下。第一管芯包括用于与第二管芯互连的最小的电路（３４、２６）。第二管芯具有某一所要求的接口电路（５２）和地址转换器（５０）。结果是第一管芯的内核能够执行关于第二集成电路的存储器及其他资源的事务，就如同该存储器及其他资源在第一管芯上一样。

【技术实现步骤摘要】
【国外来华专利技术】
本申请涉及集成电路，并且更具体地涉及集成电路的互连。
技术介绍
已经存在互连多个集成电路管芯以形成单个封装器件的许多原因。一种用途是为给定的封装增加存储器。另一种用途是结合通常在一起使用的但却难以使用对两者都有效的工艺来制成的两个管芯。一个示例是移动电话所使用的逻辑电路和RF电路。有时存在必须要解决的互连问题或干扰问题。有时在任何情况下都存在由于被实现的管芯的特定组合而要解决的问题。与多个管芯的结合的原因无关，存在为了克服需要具有多个管芯的情况而出现的问题。将多种功能结合于单个管芯上的能力仍然受限，因而与多个管芯相关联的问题还存在。因此需要用于互连多个管芯的改进技术。 附图说明本专利技术以示例的方式示出并且不由附图所限定，在附图中相同的附图标记指示类似的要素。附图中的要素出于简单和清晰的目的示出，并且不一定要按比例绘制。图1是根据一种实施例的多管芯器件的框图；图2是示出图1的器件的一部分的更多细节的框图；图3示出了与多管芯器件的操作相关的地址映射；以及图4是根据第一封装实施例的器件的截面图；图5是在制造图4的器件中有用的两个管芯的顶视图。图6是根据第二封装实施例的器件的截面图；图7是根据第三封装实施例的器件的截面图；图8是根据第四封装实施例的器件的截面图；以及图9是根据第五封装实施例的器件的截面图。具体实施例方式一方面，各自都具有处理内核和板载存储器的两个集成电路管芯被互连并被封装在一起以形成多芯片模块。第一管芯被认为是主要的，而第二管芯被认为是次要的。它们通过中间基板连接到一起。第一和第二管芯可以具有相同的设计，并且因而具有诸如外围部件(peripheral)及存储器等相同的资源，并且优选具有共同的系统互连协议。第二管芯的内核在大部分操作期间被禁用或者根据需要至少被置于降低的功率模式下。第一管芯包括用于与第二管芯互连的最小的电路。第二管芯至少具有某一所要求的接口电路和地址转换器。结果是第一管芯的内核能够执行关于第二集成电路的存储器及其他资源的事务，就如同该存储器及其他资源就在第一管芯上一样。这特别有利于作为模型(prototype)来使用。根据利用模型进行的试验被最终认为是所希望的各种特征能够被容易地包含于在大批5量的生产中所使用的单个管芯之内。因而在完成生产器件的设计之前等待利用模型进行实验，使得优化生产的特征更有可能并且更及时。这能够有利于早期的软件研发和产品模型开发。通过参考附图和以下描述，这将更好地理解。在图1中示出的是包括集成电路管芯12、集成电路管芯14和中间基板16的封装器件10。集成电路12包括系统互连18、内核20、DMA22、主电路M、配置寄存器沈、外围部件观、非易失性存储器(NVM) 30、静态随机存取存储器(SRAM)32、从电路34、解码器36、外部端子38、外部端子40、外部端子42和外部端子44。集成电路14包括系统互连46、内核48、 DMA 50、主电路52、解码器Μ、配置寄存器56、外围部件58、NVM 60,SRAM 62、从电路64、外部端子66、外部端子68、外部端子70和外部端子72。在该示例中，集成电路管芯12和14 具有相同的设计。虽然它们并不一定要是相同的，但优选的是系统互连18和46具有相同的协议。该系统互连的一个示例是交叉开关(crossbar)系统互连。因为将资源添加到该系统相对容易实现，因此交叉开关系统是一个好的示例。内核20和48起着处理单元的作用，并且分别与系统互连18和46连接。在该示例中，管芯12是用作主装置的主要管芯，而管芯14是用作从属装置的次要管芯。外围部件观和58可以是各种各样的功能电路。一个示例是模数转换器。外部端子用于从外部直接连接至管芯，其中这些外部端子是管芯的一部分。对于管芯12，系统互连18与内核20连接于系统互连18的主端口 21，与DMA 22 连接于系统互连18的主端口 23，与主电路M连接于系统互连18的主端口 25，与配置寄存器26连接于系统互连18的主端口 27，与外围部件28连接于系统互连18的从端口 29，与 NVM 30连接于系统互连18的从端口 31，与SRAM 32连接于系统互连18的从端口 33，以及与从电路34连接于系统互连18的从端口 35。主电路52与在该示例中没有从外部连接至管芯12的外部端子66和68连接。配置寄存器沈为了功能清晰被示出为与解码器36直接连接，但是实际上通过系统互连18连接至解码器36。外部端子42被连接至从电路34， 并连接至中间基板16。外部端子44与配置寄存器沈及中间基板16连接。从电路34是用于连接至次要管芯。主电路M与内核20连接。中间基板16用于将管芯12和14在电力上及结构上都连接到一起。与作为系统互连18的上部所示出的部分连接的资源被连接至主端口，并且在系统互连18的下部上的那些资源被连接至从端口。因而，内核20、DMA 22 和主电路M在主端口与系统互连18通信耦接。外围部件观、NVM 30、SRAM 32、从电路34 和配置寄存器26在从端口与系统互连18通信耦接。将具有系统互连的微控制器划分成具有从端口和主端口在本领域中是众所周知的。对于管芯14，系统互连46与内核48、DMA 50、主电路52、解码器Μ、配置寄存器 56、外围部件58、NVM 60、SRAM 62、从电路64连接。主电路52与外部端子66和68连接。 外部端子66和68与中间基板16连接。解码器M出于功能清晰的目的被示出为与配置寄存器56直接连接但是实际上通过系统互连46与配置寄存器56连接。配置寄存器56与外部端子70连接。从电路64与外部端子72连接。外部端子70和72并没有与管芯14外部的电路连接。通过中间基板16与主电路52连接的从电路34和配置寄存器沈确定管芯12 为主要的，而管芯14为次要的。内核48、DMA 50、主电路52在主端口与系统互连18通信耦接。外围部件58、NVM 60、SRAM 62、从电路64和配置寄存器56在从端口与系统互连18 通信耦接。在操作中，内核20能够访问与系统互连18连接的资源以及与系统互连46连接的外围部件58、NVM 60和SRAM 62。解码器36解码系统互连以向配置寄存器加载控制信息， 所述控制信息为外部端子44将提供管芯12为主要管芯的信息。该信息通过中间基板16 被外部端子68接收并且因而被主电路52接收作为配置信号C。主电路52用于接收来自充当主装置的主要管芯的事务请求。从电路34通过中间基板16和外部端子66控制与主电路52的事务T。例如，如果内核20选择访问SRAM 62，那么这通过系统互连18传送至从电路34。从电路将事务T传送至主电路52。主电路52然后通过系统互连46执行有关SRAM 62的事务。所述事务使用系统互连18从主电路52往回传送至从电路34以及从从电路34 传送至内核20。这将参考图2进一步解释。在图2中更详细地示出的是器件10的一部分。在图2中示出的以及同样在图1中示出的是系统互连18、从电路34、配置寄存器26、中间基板16、主电路52、系统互连46、内核48以及外部端子42、44、66和68。从电路34包括从逻辑(slave logic) 74和通信交换 (handshake本文档来自技高网...

【技术保护点】
１．一种信息处理系统，包括：第一集成电路管芯，包括：第一系统互连，所述第一系统互连包括第一多个主端口和第一多个从端口，所述第一系统互连可按照第一系统互连协议操作；与所述第一多个主端口中的第一主端口通信耦接的第一处理器内核；与所述第一多个从端口中的第一从端口通信耦接的存储器；以及与所述第一多个从端口中的第二从端口通信耦接的第一从电路；以及第二集成电路管芯，所述第二集成电路管芯包括：第二系统互连，所述第二系统互连包括第二多个主端口和第二多个从端口，所述第二系统互连可按照所述第一系统互连协议操作；与所述第二多个主端口中的第一主端口通信耦接的第二处理器内核；与所述第二多个从端口中的第一从端口通信耦接的可寻址的从电路，所述可寻址的从电路具有可寻址的地址范围，所述可寻址的地址范围对应于在所述第一集成电路管芯的地址映射之内的第一地址范围，所述可寻址的地址范围对应于所述第二集成电路管芯的地址映射之内的第二地址范围；以及与所述第二多个主端口中的第二主端口通信耦接的第一主电路；其中所述第一从电路与所述第一主电路通信耦接以经由所述第一系统互连和所述第二系统互连通过所述第一集成电路管芯的系统互连主电路在对所述可寻址的从电路的数据访问期间提供数据。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：G·L·米勒，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US