本发明专利技术揭示一种存储器装置及制造所述存储器装置的方法。所述存储器装置包含在衬底的表面处的存储晶体管。所述存储晶体管包含在第一与第二源极／漏极区之间的主体部分，其中所述源极／漏极区为第一传导性类型的区。所述存储晶体管还包含在至少两个空间平面中至少部分地环绕所述主体部分的栅极结构。位线连接到所述第一源极／漏极区且字线连接到所述栅极结构。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储器装置，更具体来说涉及一种包括场效晶体管存储装置的动态随机存取存储器装置。
技术介绍
半导体存储器(例如，随机存取存储器(RAM))是基本半导体装置。RAM装置允许用户在其存储器单元上执行读取及写入操作两者。DRAM是含有个别存储器单元阵列的特定类别的RAM。DRAM装置通常与计算机及计算机系统一起使用。通常，每一单元包括用于保持电荷的电容器及用于存取所述电容器中所保持的电荷的晶体管。所述晶体管通常称作所述DRAM单元的存取晶体管或选择装置。图1图解说明含有两个相邻DRAM单元100的DRAM存储器电路的一部分。每一单元100含有存储电容器104及存取场效晶体管(FET) 102。对于每一单元，存储电容器104 的一个侧连接到参考电压(图解说明为接地电位)。存储电容器104的另一侧连接到晶体管装置102的漏极。晶体管装置102的栅极连接到字线108。晶体管装置102的源极连接到位线106(也称作数字线)。在组件以此方式连接的存储器单元100的情况下，字线108 通过允许或防止位线106上所携载的信号(表示逻辑“0”或逻辑“1”)写入到存储电容器 104或从存储电容器104读取所述信号来控制对存储电容器104的存取。因此，每一单元 100可含有一个数据位(即，“0”或“1”) 在堆叠式电容器DRAM单元的情况下，随着DRAM装置的大小在物理上继续缩小而难以在小区域中提供具有充足电容(通常大于20飞法(fF))的电容器。此外，难以给存取晶体管提供用于再新操作的良好关断状态泄漏特性及用于写入到单元中的良好接通状态特性。已提出数个设计来解决这些问题。—个此种设计是消除对电容器的需要的基于绝缘体上硅(SOI)的存储器单元。参见H.万(H. Wann)等人的“S0I衬底上的无电容器DRAM单元(A Capacitorless DRAM Cell on SOI Substrate)”，国际电子装置会议，技术摘要，第635到638页，1993年12月；P.法赞(P. Fazan)等人的“无电容器 1_T DRAM (Capacitor-less I-T DRAM)，，，2002 年 IEEE 国际 SOI会议，第10到13页，2002年10月；K.伊诺赫(K. Inoh)等人的“用于SOI上的嵌入式 DRAM 的 FBC (浮动体单元)(FBC (Floating Body Cell)for Embedded DRAM on SOI) ",2003 年VLSI专题研讨会技术摘要，2003年6月。此类参考文献论述单晶体管无电容器(1T/0C) DRAM单元及采用此类单元的DRAM电路的操作。然而，此类无电容器单元可遭受与保持时间、存取时间、分布特性及可靠性有关的不良性能特性。在1T/0C DRAM单元中，在衬底块体中产生载子以写入“1”，且从所述衬底块体中拉出载子以写入“0”。在采用平面SOI装置的1T/0C DRAM单元中，载子产生可出现问题。举例来说，当撞击离子化对于此种DRAM单元的操作来说是必不可少时，在较高温度下由于离子化速率且因此量子产率的减小，装置可靠性可不良且效率可减小。而且，平面装置可导致消耗电力的有限操作，因为晶体管必须处于接通状态中。此外，当平面SOI装置的大小在物理上减小时，电荷存储可由于减小的作用区域而受限。附图说明 图1是一对常规DRAM单元的示意图； 图2是根据本专利技术的例示性实施例的存储器单元的三维示意图； 图3是图2的存储器单元沿X方向的横截面视图； 图4是图2的存储器单元沿Y方向的横截面视图； 图5是根据本专利技术的例示性实施例的存储器单元的一部分的示意图； 图6A是在初始处理阶段时图2的存储器单元沿X方向的横截面视图； 图6B是在中间处理阶段时图2的存储器单元沿X方向的横截面视图； 图6C是在中间处理阶段时图2的存储器单元沿X方向的横截面视图； 图6D是在中间处理阶段时图2的存储器单元沿X方向的横截面视图； 图6D是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图6F是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图6G是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图6H是在中间处理阶段时图2的存储器单元沿Y方向的横截面视图； 图7是根据本专利技术的另一例示性实施例的存储器单元的横截面视图； 图8是根据本专利技术的另一例示性实施例的存储器单元的横截面视图； 图9A是根据本专利技术的另一例示性实施例的存储器单元的横截面视图； 图9B是图9A的存储器单元的一部分的能带图；及 图10是根据本专利技术的另一例示性实施例的存储器单元的横截面视图。具体实施例方式在以下实施方式中，参照所附图式，所述所附图式形成其一部分且图解说明其中可实践本专利技术的具体实施例。在所述图式中，类似参考编号描述所有数个视图中的大致类似组件。术语“晶片”及“衬底”应理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)及硅架空(SON)技术、经掺杂及未经掺杂半导体、由基底半导体基础支撑的外延硅层及其它半导体结构。此外，当在下文说明中提及“晶片”或“衬底”时，可能已利用了先前工艺步骤来在基底半导体结构或基础中形成区或结。此外，半导体无需基于硅，而是可基于锗化硅、 锗或砷化镓。存储器单元及形成所述存储器单元的方法包含衬底的表面处的存储晶体管。所述存储晶体管包含第一与第二源极/漏极区之间的主体部分，其中所述源极/漏极区为第一传导性类型的区。所述存储晶体管还包含在至少两个空间平面中至少部分地环绕所述主体部分的栅极结构。位线连接到所述第一源极/漏极区且字线连接到所述栅极结构。本专利技术的实施例提供一种具有供用于存储器单元中且特定来说供用于单晶体管无电容器( τ/oc)DRAM单元中的环绕栅极结构的存储晶体管。所述存储晶体管经配置以采用如下方法中的任一者来产生将存储于所述存储晶体管中的电荷a)撞击离子化；b)带间穿隧；及c)沟道起始的二次热电子(CHISEL)。可使用这三种方法的组合来增加载子产生效率。由这些方法所产生的载子(例如，空穴)在写入操作期间存储于所述存储晶体管的主体中。当第一代高能电子经历与衬底的晶格的碰撞(散射事件)时，撞击离子化产生载子。举例来说，导带中的第一代高能电子经历碰撞，借此从价带释放第二代电子。所述第二代电子留下空穴。高能第一代载子在碰撞时损失能量，因为能量被转移到所述第二代电子。撞击离子化是载子能量的强大功能。撞击离子化强烈地取决于温度且借助于高电场，但不完全取决于所述电场。在较高温度下由于增加的晶格散射，撞击离子化的频率减小。此外，撞击离子化也强烈地取决于衬底的能带结构，能带结构为本质材料性质。参见V.查德拉姆利(V.Chandramouli)等人的“高性能雪崩光电二极管倍增层的设计考虑 (Design Considerations for High Performance Avalanche Photodiode Multiplication Layers) ”，IEEE电子装置会报，1994年，第41卷，第648到654页。载子的带间穿隧在存在显著带弯曲(在装置中存在电场的情况下)时发生。与撞击离子化一样，带间穿隧导致本文档来自技高网...
【技术保护点】
１．一种存储器装置（２００），其包含：部分耗尽型存储晶体管（１０２），其位于衬底的表面处，所述部分耗尽型存储晶体管包含：主体部分（２１７），其位于第一源极／漏极区（２３０）与第二源极／漏极区（２３５）之间，所述主体部分（２１７）包括第二传导性类型的重掺杂区（２３６），所述重掺杂区邻近于所述第二源极／漏极区（２３５）并与所述第一源极／漏极区（２３０）分离且具有位于其中的纳米粒子（２３６′）或纳米夹杂物（２３６′）中的一者，所述第一源极／漏极区（２３０）及第二源极／漏极区（２３５）包含：第一传导性类型的区及栅极结构（２２０），所述栅极结构（２２０）在至少两个空间平面中至少部分地环绕主体部分；位线（２９６），其连接到所述第一源极／漏极区（２３０）；及字线（２９８），其连接到所述栅极结构（２２０）。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：钱德拉·V·穆利，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US
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