一种延迟电路，其具有处于低电压电平的固定延迟路径、电平变换器以及处于高电压电平的可调延迟路径。所述固定延迟路径包括反相器链，所述可调延迟路径包括选择性地与电路输出端相连的串联的延迟元件。在静态随机存取存储器（ＳＲＡＭ）的局部时钟缓冲器应用中，所述低电压电平是所述局部时钟缓冲器的低电压电平，并且所述高电压电平是所述ＳＲＡＭ的高电压电平。这些电压可响应于动态电压调节而变化，从而需要重新校准所述可调延迟路径。可以通过逐渐增大ＳＲＡＭ阵列的读取访问时间直到同时的读取操作返回正确的输出，或者通过使用复制ＳＲＡＭ路径模拟电源电压改变导致的延迟变化来校准所述可调延迟路径。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及时钟或定时电路，更具体地说，涉及一种运行诸如静态随机存取存储器(SRAM)之类的使用局部产生的时钟信号的存储器阵列的方法。
技术介绍
集成电路广泛用于各种电子应用，从诸如手表之类的简单设备到最复杂的计算机系统。微电子集成电路(IC)芯片一般可以被认为是在半导体衬底(例如硅)上形成的逻辑单元的集合，其中各个单元之间以电子方式相互连接。IC可以包括非常多的单元并且这些单元之间需要复杂的连接。单元是由一个或多个诸如晶体管、电容器、电阻器、电感器之类的电路元件和其他通过组合执行逻辑功能的基本电路元件构成的组。单元类型包括例如核心单元、扫描单元、存储单元和输入/输出(I/O)单元。功率使用已成为数据处理系统集成电路开发中的关注要点。由于功耗问题，低功率电路变得更流行。低功率设计也成为优选设计，因为这种设计的电源噪声较低并且对制造变化的容忍度较强。过度用电不仅耗费成本和降低效率，而且还会导致热管理问题。功率耗散已成为使用深亚微米技术产生高性能电路设计(以1千兆赫或更高的频率工作)的限制因素。因此，现代微处理器设计受功率约束的制约。在千兆赫以上的设计中，单元之间的时钟网络可以占总有效功率的近50%。因此， 功率约束向构建单元时钟网络的设计者提出了额外的挑战，对于诸如低功耗、65纳米集成电路之类的最新技术而言，这种挑战将变得更为严峻。有一些技术可以在实现高性能、低功耗系统的定时目标的同时最小化功率。一种方法涉及使用局部时钟缓冲器(LCB)分配时钟信号。典型的时钟控制系统具有产生主时钟信号的时钟发生电路(例如，锁相环)，所述主时钟信号被馈给在LCB处提供同步全局时钟信号的时钟分配网络。每个LCB都调整全局时钟占空比并逐渐满足诸如局部逻辑电路、锁存器或存储器阵列之类的相应电路元件的要求。将LCB置于靠近计时(clocked)电路还会减少时钟偏移，从而有助于改进电路的定时。另一种功率管理方法是动态电压调节(scaling)，其中给定组件中使用的电压根据运行参数、工艺参数或环境参数来升高或降低。动态电压调节是一种同时降低静态和动态功耗的有效方式，但是需要较宽的电压范围来保持电路在不同的性能规范下正常工作， 并且不同的功率/延迟度量通常具有不同的最优电源电压(Vdd)。针对结合动态电压调节的电路中的不同单元使用不同的电压将产生独特的问题， 尤其是对于低电压运行，因为不同单元的延迟在低电压下改变的比例是不同的。例如，使用来自LCB的局部产生的时钟信号的静态随机存取存储器(SRAM)阵列可能具有0. 5伏的器件阈值电压(Vth)，而所述LCB工作在0.4伏的器件阈值电压(存储器通常具有较高的Vth以实现鲁棒性和低漏电，而外围控制信号发生电路具有较低的Vth以便高速工作)。由于SRAM 中的线负载与逻辑门中的器件负载相对，因此SRAM中的延迟随变化电压的改变将不同于 LCB的逻辑门中的延迟。这种延迟差异可能非常大，对制造要求和/或电路性能产生负面影响。有些电路对低电压处的变化具有很高的敏感度。在SRAM控制实例中，LCB产生局部时钟信号和延迟后的局部时钟信号，这两种信号被缓冲以产生字线信号、预充电信号和锁存信号。通过使用反相器链延迟和扩展局部时钟信号的脉冲宽度来获得延迟后的局部时钟信号。SRAM控制中最关键的定时要素是确定SRAM读写时间窗口的局部时钟信号脉冲宽度。但是，由于供电电压变化导致反相器延迟变化以及阈值电压存在差异，很难通过动态电压调节来控制该定时要素。结果，SRAM延迟功能无法跟踪LCB反相器延迟功能。此问题的一种可能解决方案是使用可编程延迟电路，如美国专利第5，389，843号中所述。使用一系列多路复用器和延迟元件以输出具有可调整延迟的信号。使用具有N个可编程位的数字输入值控制电路的N个延迟阶段，也就是说，所述位分别是所述多路复用器的选择器。尽管可针对该电路选择性地编程延迟元件的数目，但是对于仅仅是含糊地知晓的供电电压而言，这些元件的实际延迟仍存在变化，因此对于在低电压特别敏感的器件而言，这种方法是不可行的。另一种解决方案是使用“虚拟(dummy) ”电路来复制延迟路径。这种方法应用于美国专利第5，596，539和6，760，269号中的存储器控制。与虚拟位线相连的读出放大器驱动控制线，所述控制线在虚拟单元完成提供精确数据读取定时的读取操作时断言存储器阵列定时信号。尽管这种方法为延迟调整提供了实时基础，但是如上所述，复制的SRAM路径的延迟变化可能不与LCB逻辑中的延迟变化匹配，从而导致较差的定时控制。鉴于上述问题，需要设计一种校准诸如存储器阵列之类的敏感电路的局部时钟信号的改进的方法。如果所述方法可以考虑由电源电压导致的延迟变化以及相关电路组件的阈值电压的差别，则这将更为有利。
技术实现思路
期望提供一种改进的时钟发生电路。进一步期望提供可以与相关集成电路组件的动态电压调节结合使用的电路。仍进一步期望提供一种使用局部时钟的自定时校准优化扩展的电压或工艺范围上的SRAM性能的方法。上述期望使用延迟电路实现，所述延迟电路具有第一延迟组件，其工作在第一电压电平并提供固定延迟路径以从时钟信号产生中间延迟信号；电平变换器，其以所述第一电压电平接收所述中间延迟信号并将所述中间延迟信号提升到高于所述第一电压电平的第二电压电平；以及第二延迟组件，其提供从所述中间延迟信号产生延迟后的时钟信号的可调延迟路径，其中所述第二延迟组件工作在所述第二电压电平。所述第一延迟组件可包括具有固定长度的反相器链，并且所述第二延迟组件可包括多个串联的延迟元件，所述延迟元件的输出端中的一个输出端选择性地与所述延迟电路的输出端相连。所述延迟元件可以例如是反相器、“与”门或“与非”门。在针对静态随机存取存储器(SRAM)的局部时钟缓冲器应用所述延迟电路中，所述第一电压电平与所述局部时钟缓冲器的名义电压电平相同，所述第二电压电平与所述 SRAM的名义电压电平相同。这些电压可响应于动态电压调节而变化，从而需要重新校准所述可调延迟路径。可以通过逐渐增大SRAM阵列的读取访问时间直到同时的读取操作返回正确的输出，或者通过使用复制(r印lica) SRAM路径模拟电源电压改变导致的延迟变化来校准所述可调延迟路径。使用锁存器或移位寄存器直接或间接控制的开关将沿所述可调延迟路径的所述延迟元件选择性地与延迟电路输出端相连。在任意给定时刻，只有一个锁存器或寄存器具有使开关闭合所需的逻辑状态。在一个实施例中，由来自复制SRAM路径的延迟输入信号对锁存器进行计时。在一个备选实施例中，当重复激活校准信号以逐渐增加延迟时，所述使开关闭合的逻辑状态移动通过移位寄存器。可以对所述移位寄存器进行编程。附图说明通过参考附图可以更好地理解本专利技术，并且本专利技术的各种目标、特征和优点将对本领域的技术人员变得显而易见图1是根据本专利技术构建的延迟电路的一个实施例的示意图；图2是根据本专利技术构建的可与图1的延迟电路一起使用的自适应脉冲发生器的一个实施例的示意图；图3是根据本专利技术构建的可与图2的自适应脉冲发生器一起使用的移位延迟剩余集(residue set)电路的一个实施例的示意图；图4是根据本专利技术构建的使用复制SRAM路径的自定时局部时钟缓冲器的一个实施例的示意图；图5是根据本专利技术本文档来自技高网...
【技术保护点】
１．一种延迟电路，包括：电路输入端，其用于接收时钟信号；第一延迟组件，其提供从所述时钟信号产生中间延迟信号的固定延迟路径，所述第一延迟组件工作在第一电压电平；电平变换器，其以所述第一电压电平从所述第一延迟组件接收所述中间延迟信号并将所述中间延迟信号提升到高于所述第一电压电平的第二电压电平；以及第二延迟组件，其提供从所述中间延迟信号产生延迟后的时钟信号的可调延迟路径，所述第二延迟组件工作在所述第二电压电平。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：LT·庞，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US
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