一种条件电平移位器电路用于大致消除潜行电流在集成电路装置中发生，所述集成电路装置具有在不同电压域中的两个或两个以上逻辑电路模块。当在不同电压域中的所述两个或两个以上逻辑电路模块之间的信号处于逻辑“０”且所述逻辑电路模块中的一者偏置于高于所述集成电路装置的真实接地Ｖｓｓ的电压电平处时导致潜行电流。条件接地恢复电路将虚拟接地逻辑“０”移位到真实接地电平。此消除潜行电流及逻辑电平讹误。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有低功率电平能力的逻辑电路的集成电路装置，且更特定来说涉及一种大致降低所述逻辑电路中的潜行泄漏电流路径且用于提供为大致真实接地的逻辑“0” 的接地恢复电路(GRC)，当断定不处于所述逻辑电路的大致真实接地的逻辑“0”信号时导致所述潜行泄漏电流路径。
技术介绍
集成电路装置可通过将Vss功率轨电压升高到集成电路衬底的体(例如，讲、槽区或衬底)电压(有时称作“虚拟接地”)以上而电更改其NMOS晶体管的阈值电压。通常使用此技术来降低由于次阈值泄漏而产生的集成电路装置的功率消耗。一般来说，所述集成电路装置将具有两个或两个以上独立电压域来服务于其之间具有信号路径的相应逻辑电路；这些电压域中的一些电压域可在虚拟接地上操作，且其它电压域可在真实接地上操作。当处于逻辑“0”的信号源的虚拟接地比真实接地Vss高(例如，正)时，集成电路装置中存在问题，因为当去往逻辑门的逻辑“0”信号不使其接地电平恢复到真实接地时，所述逻辑门可发生潜行电流及/或逻辑状态讹误。
技术实现思路
因此，需要一种将在逻辑“0”信号偏置于高于集成电路装置的逻辑电路的真实接地Vss的电压电平处时大致防止潜行泄漏电流在这些逻辑电路中发生且将逻辑“0”电平恢复到大致真实接地电平的设备。本文中揭示一种高速条件反向偏置虚拟接地电平移位器。备用(例如，睡眠)控制信号及先前状态有条件地控制潜行泄漏路径。所述高速条件反向偏置虚拟接地电平移位器对于关键路径或高速通信信号是有利的。根据本专利技术的具体实例性实施例，一种集成电路装置，其具有用于在处于虚拟接地电平的逻辑“ 0 ”信号被应用于所述集成电路装置中时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”的条件反向偏置虚拟接地恢复电路，所述集成电路装置包含以虚拟接地操作的至少一个独立电压域及以真实接地操作的至少一个其它独立电压域，其中所述虚拟接地处于比所述真实接地正的电压；多个条件反向偏置虚拟接地恢复电路，所述多个条件反向偏置虚拟接地恢复电路中的每一者耦合于在所述虚拟接地电压域中操作的多个第一逻辑电路中的一者与在所述真实接地电压域中操作的多个第二逻辑电路中的一者之间，其中分别在所述虚拟及真实接地电压域中操作的所述多个第一及第二逻辑电路制作于集成电路裸片上，且其中所述多个接地恢复电路中的每一者包含具有逻辑输入及逻辑输出的电平移位器电路，其中所述逻辑输出遵循所述逻辑输入处的逻辑电平；及具有备用输入的开关晶体管，所述开关晶体管耦合于所述电平移位器电路与所述真实接地之间，其中当所述逻辑输入处于逻辑“0”且所述备用输入处于逻辑“ 1，，时，所述开关晶体管关断且防止潜行泄漏电流穿过所述电平移位器电路。根据本专利技术的另一具体实例性实施例，一种集成电路装置，其具有用于在处于虚拟接地电平的逻辑“0”信号被应用于所述集成电路装置中时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”的条件反向偏置虚拟接地恢复电路，所述集成电路装置包含以虚拟接地操作的至少一个独立电压域及以真实接地操作的至少一个其它独立电压域，其中所述虚拟接地处于比所述真实接地正的电压；多个条件反向偏置虚拟接地恢复电路，所述多个条件反向偏置虚拟接地恢复电路中的每一者耦合于在所述虚拟接地电压域中操作的多个第一逻辑电路中的一者与在所述真实接地电压域中操作的多个第二逻辑电路中的一者之间，其中分别在所述虚拟及真实接地电压域中操作的所述多个第一及第二逻辑电路制作于集成电路裸片上，且其中所述多个接地恢复电路中的每一者包含具有栅极、源极、漏极及体的第一 P-沟道金属氧化物半导体(PM0Q晶体管Q02)；具有栅极、源极、漏极及体的第二 PMOS晶体管Q04)；具有栅极、源极、漏极及体的第一 N-沟道金属氧化物半导体(NMOQ晶体管Q08)；具有栅极、源极、漏极及体的第二 NMOS晶体管 (206)；具有栅极、源极、漏极及体的第三NMOS晶体管(212)；具有栅极、源极、漏极及体的第四NMOS晶体管O10)；具有输入及输出的第一反相器022)，其中所述第一反相器(222)耦合到电源电压及所述虚拟接地；具有第一及第二输入以及输出的第一 NAND门(216)；具有第一及第二输入以及输出的第二 NAND门(218)；所述第一 PMOS晶体管(20 及所述第二 PMOS晶体管(204)的所述源极及体耦合到所述电源电压；所述第一PMOS晶体管(20 及所述第一 NMOS晶体管Q08)的所述漏极、所述第二 PMOS晶体管Q04)的所述栅极及所述第一 NAND门016)的所述第一输入耦合在一起；所述第二 PMOS晶体管(204)及第二 NMOS晶体管(206)的所述漏极、所述第一 PMOS晶体管(20 的所述栅极及所述第二 NAND门(214) 的所述第一输入耦合在一起；所述第一 NMOS晶体管Q08)的所述栅极及所述第一反相器 (222)的所述输入耦合到来自在所述虚拟接地电压域中操作的逻辑电路的逻辑信号；所述第一反相器022)的所述输出耦合到所述第二 NMOS晶体管Q06)的所述栅极；所述第一 NMOS晶体管Q08)的所述源极耦合到所述第四NMOS晶体管Q12)的所述漏极且所述第一 NMOS晶体管Q08)的所述体耦合到真实接地；所述第二 NMOS晶体管Q06)的所述源极耦合到所述第三NMOS晶体管O10)的所述漏极且所述第二 NMOS晶体管(206)的所述体耦合到真实接地；所述第三NMOS晶体管(210)及所述第四NMOS晶体管Q12)的所述源极及体耦合到所述真实接地；且所述第一及第二 NAND门(216、214)的所述第二输入耦合到备用信号，其中当来自所述逻辑电路的所述逻辑信号处于逻辑“0”且所述备用信号处于逻辑“ 1” 时，所述第一 NAND门(216)的所述输出处于逻辑“0”，借此，所述第四NMOS晶体管(212)关断且从而防止潜行泄漏电流从中穿过。根据本专利技术的又一具体实例性实施例，一种条件反向偏置虚拟接地恢复电路，其用于在处于虚拟接地电平的逻辑“ 0 ”信号存在时防止潜行泄漏电流且将虚拟接地电平逻辑 “0”移位到真实接地电平逻辑“0”，所述条件反向偏置虚拟接地恢复电路包含具有栅极、 源极、漏极及体的第一 P-沟道金属氧化物半导体(PM0Q晶体管Q02)；具有栅极、源极、漏极及体的第二 PMOS晶体管Q04)；具有栅极、源极、漏极及体的第一 N-沟道金属氧化物半导体(NMOQ晶体管Q08)；具有栅极、源极、漏极及体的第二 NMOS晶体管Q06)；具有栅极、 源极、漏极及体的第三NMOS晶体管012)；具有栅极、源极、漏极及体的第四NMOS晶体管 (210)；具有输入及输出的第一反相器022)，其中所述第一反相器(22 耦合到电源电压及虚拟接地；具有第一及第二输入以及输出的第一 NAND门016)；具有第一及第二输入以及输出的第二 NAND门018)；所述第一 PMOS晶体管(202)及所述第二 PMOS晶体管(204) 的所述源极及体耦合到所述电源电压；所述第一 PMOS晶体管(20 及所述第一 NMOS晶体管O08)的所述漏极、所述第二 PMOS晶体管Q04)的所述栅极及所述第一 NAND门(216) 的所述第一输入耦合在一起；所述第二 本文档来自技高网...
【技术保护点】
１．一种集成电路装置，其具有用于在处于虚拟接地电平的逻辑“０”信号被应用于所述集成电路装置中时防止潜行泄漏电流且将虚拟接地电平逻辑“０”移位到真实接地电平逻辑“０”的条件反向偏置虚拟接地恢复电路，所述集成电路装置包含：以虚拟接地操作的至少一个独立电压域及以真实接地操作的至少一个其它独立电压域，其中所述虚拟接地处于比所述真实接地正的电压；多个条件反向偏置虚拟接地恢复电路，所述多个条件反向偏置虚拟接地恢复电路中的每一者耦合于在所述虚拟接地电压域中操作的多个第一逻辑电路中的一者与在所述真实接地电压域中操作的多个第二逻辑电路中的一者之间，其中分别在所述虚拟及真实接地电压域中操作的所述多个第一及第二逻辑电路制作于集成电路裸片上，且其中所述多个接地恢复电路中的每一者包含：具有逻辑输入及逻辑输出的电平移位器电路，其中所述逻辑输出遵循所述逻辑输入处的逻辑电平；及具有备用输入的开关晶体管，所述开关晶体管耦合于所述电平移位器电路与所述真实接地之间，其中当所述逻辑输入处于逻辑“０”且所述备用输入处于逻辑“１”时，所述开关晶体管关断且防止潜行泄漏电流穿过所述电平移位器电路。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：尼尔·多伊彻，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：US
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