提供了一种制造３Ｄ集成电路结构的方法。提供接口晶片，所述接口晶片包括第一布线层和穿透硅通路，提供第一有源电路层晶片，所述第一有源电路层晶片包括有源电路。将所述第一有源电路层晶片接合至所述接口晶片。随后，移除所述第一有源电路层晶片的第一部分，以使得所述第一有源电路层晶片的第二部分保持附着至所述接口晶片。包括所述接口晶片和所述第一有源电路层晶片的所述第二部分的堆叠结构被接合至基底晶片。此后，薄化所述接口晶片以形成接口层，以及形成金属化层于所述接口层上，所述金属化层通过所述接口层中的所述穿透硅通路耦合至所述第一布线层。还提供了一种编码有包括用于执行制造３Ｄ集成电路结构的方法的指令的程序的实体计算机可读介质。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及集成电路的领域，尤其涉及三维(3D)集成电路装置的制造。
技术介绍
业界目前正积极研发三维(3D)集成电路装置。3D集成电路装置制造所面临的 一个问题是，通用基板薄化技术无法产生可控制厚度的最终基板，其厚度薄到足以实现具 有合理纵横比的高密度的穿透硅通路。一项克服此问题的已知技术是利用埋置氧化物层 (BOX)作为蚀刻停止层。但是，此技术仅对绝缘体上硅(SOI)晶片有用。另外，即使是SOI 晶片，此技术对于具有延伸于埋置氧化物下方的结构(如嵌入式DRAM(e-DRAM)沟槽)的 SOI电路也无法发挥作用。另一项克服此问题的已知技术是利用双埋置氧化物层(双BOX)结构。然而，此技 术却使制造成本大幅增加。另外，如同单埋置氧化物层结构的解决方案，双BOX技术也需要 保护基板不受其它晶片的影响。需要这种保护的原因是，尽管SOI晶片用作蚀刻停止层，但 其无法提供不同基板间的选择性。又另一项克服此问题的已知技术是不使用蚀刻停止层而是执行「盲」(blind)薄 化。但此技术无法激进地薄化晶片，因而产生了均勻性问题。另外，对于需要高密度3D通路 的集成电路，此技术还强制使用不能用铜填充的高纵横比通路。事实上，通路必须使用钨， 其电阻率为铜的三倍。在制造3D集成电路装置时所面临的另一问题是，为形成多层堆叠而堆叠三层或 更多层会导致产量降低。一项尝试克服此问题的技术是通过至临时处理晶片的接合来堆叠 层。然而，使用这种临时处理晶片(如，玻璃晶片)将引起重叠变形，其降低了晶片间的重 叠对准。也就是说，此技术在后续的光刻步骤中无法实现高精确度的光学对准。没有高精 确度的光学对准，将降低通路密度且必须使用具有高寄生电容的大的捕获焊垫。另外，使用 这种至临时处理晶片的接合在堆叠晶片的方式上很没有弹性。另一尝试克服此问题的技术是仅使用晶片的直接面对面连接。但这种直接面对面 连接有问题，因为接下来在整个堆叠制程中，必须使用底部晶片(通常是逻辑晶片)作为处 理晶片。尽管这在制造两层堆叠时是可以接受的，但对于多层(即，三层或更多层)堆叠， 这意味着逻辑晶片必须经历许多接合及薄化步骤。这对于整个集成电路，包括在堆叠中常 常是最昂贵晶片的逻辑晶片，增加了不幸失败及损失的机率。
技术实现思路
本专利技术的一个实施例提供了 一种制造3D集成电路结构的方法。根据所述方法，提 供接口晶片，所述接口晶片包括第一布线层和穿透硅通路。提供第一有源电路层晶片，所述 第一有源电路层晶片包括有源电路，将所述第一有源电路层晶片面朝下地接合至所述接口 晶片。随后，移除所述第一有源电路层晶片的第一部分，以使得所述第一有源电路层晶片的 第二部分保持附着至所述接口晶片。提供基底晶片，所述基底晶片包括第二布线层。所述堆叠结构包括所述接口晶片和所述第一有源电路层晶片的所述第二部分。接着，薄化所述 接口晶片以形成接口层，以及形成金属化层于所述接口层上。所述金属化层通过所述接口 层中的所述穿透硅通路耦合至所述第一布线层。本专利技术的另一实施例提供了一种编码有包括用于执行制造3D集成电路结构的方 法的指令的程序的实体计算机可读介质。参考以下所述的详细说明，将可了解本专利技术的其它目的、特征及优点。然而，应理 解，具体描述及具体实例尽管代表本专利技术的优选实施例，但仅是通过说明的方式而给出的， 且自然而然地可在不脱离本专利技术的情况下执行各种修改。附图说明图1至11示出了根据本专利技术的一个实施例的用于制造三维集成电路装置的制程 的横截面图；图12示出了根据本专利技术的一个实施例的具有逻辑层-有源电路层-接口层堆叠 结构的3D集成电路结构；图13示出了根据本专利技术的一个实施例的其中所有层为SOI晶片的3D集成电路结 构；图14示出了根据本专利技术的一个实施例的在堆叠结构的接口层中具有电路元件的 3D集成电路结构；及图15为半导体设计、制造和/或测试中所用的设计方法的流程图。 具体实施例方式以下参考附图详细说明本专利技术的优选实施例。本专利技术的实施例使用接口晶片作为在三维(3D)集成电路装置制造期间的永久载 板。在一个示范性实施例中，使用接口晶片在堆叠各层期间作为堆叠中用于除了基底晶片 外之所有层的载板。因此，不需要将各层接合至临时处理晶片。在堆叠各层及将其附着至 基底晶片之后，并不丢弃此载板(即，接口晶片)，而是永久地保留在3D集成电路装置的堆 叠层及封装之间作为接口。例如，在该示范性实施例中，接口晶片以与封装相同的间距具有 穿透硅通路，且具有将引线重新布线至堆叠底层之接口的重分配布线。因此，本专利技术克服使 用临时处理晶片形成层堆叠时所出现的问题。图1至11示出了根据本专利技术的一个实施例的制造三维集成电路装置的制程。如 图1所示，制程始于接口晶片100，其是完成的集成电路中的堆叠有源电路层和封装之间的 接口。具体的，接口晶片100的暴露表面将承载完成的集成电路中的C4(控制破裂芯片连 接)焊料凸块。这些C4(或倒装芯片)焊料凸块用于将集成电路附着至封装(如，树脂或 陶瓷模块)。接口晶片100是由在后续基板移除步骤中所用的蚀刻剂中不可溶的材料(即， 在相对于P-层选择性蚀刻P+层的蚀刻剂中不可溶的材料)制成的基板。在该实施例中，接口晶片并非由P+基板形成，所以其不会受到移除堆叠中有源电 路层的晶片基板的蚀刻的影响。接口晶片100是以与封装相同的间距具有穿透硅通路102 的硅基板。在此实施例中，接口晶片中通路的深度及大小不同于其它晶片中通路的深度及 大小。另外，在该实施例中，以钨金属填充穿透硅通路。在进一步实施例中，以其它冶金，如铜，填充穿透硅通路。接口晶片100的穿透硅通路不需要以与堆叠中其它层的穿透硅通路 相同的材料制成。接口晶片100还具有布线层104，其分配信号及功率至集成电路的堆叠 层。在该实施例中，接口晶片100对红外线辐射是透明的。此外，提供第一有源电路层晶片200。第一有源电路层晶片200以P+/P-硅基板 形成，其为具有P-顶部有源电路层204的P+晶片202。在该实施例中，P-顶部有源电路层 204外延生长于P+晶片上且具有介于约5和20微米之间的厚度。另外，在该实施例中，P+ 晶片为硼掺杂晶片，其掺杂浓度介于约IX IO18CnT3至3X 102°cm_3之间，和P-外延层具有掺 杂浓度小于约lX1018cm_3。在进一步实施例中，P-外延层未经特意掺杂，或为N型掺杂，其 浓度小于约lX1018CnT3。将穿透硅通路206蚀刻至P-顶部有源电路层204中，使其结束于P+晶片202附 近。在进一步实施例中，通路206穿过P+晶片202的表面。在该实施例中，以铜填充穿透 硅通路。在进一步实施例中，以其它冶金填充穿透硅通路。有源电路(即，有源组件，如晶 体管)和一个或多个布线层208形成于第一有源电路层晶片200的顶面。接下来，如图2所示，第一有源电路层晶片200面朝下地对准接口晶片100。比起 其中一个晶片利用临时处理晶片(如，玻璃的临时处理晶片)的情况，使用两个硅晶片的面 对面对准允许更高精确度的对准。将第一有源电路层晶片200接合至接口晶片100，使得 接口晶片当作第一有源电路层的永久载板。在该实施例中，利用铜-铜或是铜-铜和粘着 接合(如，使用聚合物粘合剂)的组合。在进一步实施例本文档来自技高网...
【技术保护点】
１．一种制造３Ｄ集成电路的方法，所述方法包含以下步骤：提供接口晶片，所述接口晶片包括第一布线层和穿透硅通路；提供第一有源电路层晶片，所述第一有源电路层晶片包括有源电路和穿透硅通路；将所述第一有源电路层晶片面朝下地接合至所述接口晶片；在将所述第一有源电路层晶片面朝下地接合至所述接口晶片之后，移除所述第一有源电路层晶片的第一部分，以使得所述第一有源电路层晶片的第二部分保持附着至所述接口晶片；在移除所述第一有源电路层晶片的所述第一部分之后，在所述第一有源电路层晶片的所述第二部分上制造第二布线层；提供第二有源电路层晶片，所述第二有源电路层晶片包括有源电路；将所述第二有源电路层晶片面朝下地接合至所述第二布线层；在将所述第二有源电路层晶片面朝下地接合至所述第二布线层之后，移除所述第二有源电路层晶片的第一部分，以使得所述第二有源电路层晶片的第二部分保持附着至所述第二布线层；在移除所述第二有源电路层晶片的所述第一部分之后，在所述第二有源电路层晶片的所述第二部分上制造第三布线层；提供基底晶片，所述基底晶片包括第四布线层；将所述第三布线层面朝下地接合至所述基底晶片；在将所述第三布线层面朝下地接合至所述基底晶片之后，薄化所述接口晶片以形成接口层，以及在所述接口层上形成包含焊料凸块的金属化层，所述焊料凸块通过所述接口层中的所述穿透硅通路耦合至所述第一布线层；和将所述焊料凸块接合至封装。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·J·科伊斯特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US
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