本发明专利技术提供一种具有在字线与位线的交点部分的接触孔内形成存储元件的交叉点构造、并能够实现微细化和大容量化的非易失性半导体存储装置及其制造方法。非易失性半导体存储装置包括：基板；形成在基板上的多个条纹形状的下层铜配线（７０）；形成在包含下层铜配线（７０）的基板上的层间绝缘层（７６）；以贯通至下层铜配线（７０）的表面的方式形成在层间绝缘层（７６）的多个接触孔；仅形成在接触孔的底部的电极种子层（７７）和贵金属电极层（７８）；与贵金属电极层（７８）连接、并埋入形成在接触孔内的电阻变化层（７３）；以及与电阻变化层（７３）连接、并与下层铜配线（７０）交叉的多个具有条纹形状的上层铜配线（７４），电极种子层（７７）和贵金属电极层（７８）通过选择性成长镀形成。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及使用电阻变化层的交叉点型的非易失性半导体存储装置，特别涉及构 造适于微细化的。
技术介绍
近年来，伴随电子设备的数字技术的进展，为了保存音乐、图像、信息等数据，大容 量且非易失性的半导体存储装置的开发正在积极地进行。例如，将强介电体作为电容元件 使用的非易失性半导体存储装置已经在很多分领域中得到应用。而且，对于使用这种强介 电体电容器的非易失性存储装置，使用通过施加电脉冲而电阻值发生变化、并持续保持该 状态的材料的非易失性半导体存储装置(以下称为ReRAM)，以易于取得与通常的半导体工 艺的匹配性而受到关注。作为电阻变化层，能够使用氧化镍膜(NiO)、氧化钒膜(V2O5)、氧化锌膜(SiO)、氧 化铌膜(Nb2O5)、氧化钛膜(TiO2)、氧化钨膜(WO3)或氧化钴膜(CoO)等。公知的是这种过渡 金属氧化膜在被施加阈值以上的电压或电流时显示特定的电阻值，该电阻值在直到被重新 施加电压或电流为止，持续保持该电阻值，并且具有保持原样不变地使用现有的DRAM工序 就能够制作的特征。在专利文献1中，示出有在交叉点型结构的ReRAM中，在X方向的导电阵列线 (array line)与Y方向的导电阵列线的交点部分形成有存储器插塞(memory plug)的结 构。该存储器插塞由电阻变化型存储元件和金属-绝缘物-金属(MIM)构造的二极管元件 构成。存储器插塞由七层的叠层结构构成，被两层电极层夹着的复合金属氧化物为存储元 件，在该存储元件上形成有MIM 二极管元件。另外，在专利文献2中，示出有一种ReRAM，其具备基板，所述基板包括具有相 互平行的间隔地排列的两条以上的位线、具有相互平行的间隔并在与上述位线交叉的方向 上形成的两条以上的字线、位于位线与字线交叉的位置并且形成在位线上的电阻构造体、 以及以与该电阻构造体和字线接触的方式形成在电阻构造体上的二极管构造体；形成在该 基板上的下部电极；形成在下部电极上的电阻构造体；形成在电阻构造体上的二极管构造 体；和形成在二极管构造体上的上部电极。在专利文献3中，也示出一种交叉点型ReRAM，其包括在位线与字线之间由下部 电极、可变电阻体和上部电极构成的可变电阻元件；以及与该可变电阻元件串联连接的非 线性元件。专利文献1 美国专利第6753561号说明书专利文献2 日本特开2006-140489号公报专利文献3 日本特开2006-203098号公报
技术实现思路
专利技术要解决的课题上述专利文献1、专利文献2和专利文献3等中所述的存储单元构造在位线与字 线的交点部分形成电阻变化型的存储元件和二极管元件，因此需要至少三层以上的叠层结 构。作为其制造方法，例如考虑下述方法，即，如图19(a)所示，在位线1上将构成电阻变化 元件7和金属-半导体-金属(MSM) 二极管元件8的所有的层进行叠层之后，如图19 (b) 所示，用光刻和干蚀刻加工成柱形状的方法，其中，该电阻变化元件7由下部电极2、电阻变 化层3和中间电极4构成，该金属-半导体-金属(MSM) 二极管元件8由中间电极4、半导 体层5和上部电极6构成。在该方法的情况下，在不改变电阻变化元件和二极管元件的膜厚而要使设计规则 微细化时，需要将存储单元加工成具有高纵横比(aspect ratio)的柱形状。在高纵横比的 柱构造的干蚀刻中会产生蚀刻不足和侧面蚀刻(side etch)、等离子体电荷损伤之类的问 题。另外，蚀刻时掩模材料的消耗也成为问题，柱状容易成为锥形状。虽然通过将掩模自身 加厚能够提高掩模的耐久性，但是使掩模厚膜化会产生损害微细图案的精度的问题。因此， 通过干蚀刻形成高纵横比的柱构造的方法不适于微细化，因此难以实现大容量的非易失性 半导体存储装置。另外，根据材料不同，例如蒸气压低的铜(Cu)、反应性(活性)低且蒸气 压低的贵金属材料例如钼(Pt)和铱(Ir)等，原本就难以通过干蚀刻进行微细的图案形成。另外，在适于微细化的孔埋入型构造中，在接触孔内形成电阻变化元件7和二极 管元件8时，需要在接触孔内形成电极层和半导体层。但是，在现有的溅射法和CVD法中， 在接触孔内难以使金属薄膜和半导体薄膜等平坦地成膜。即，在现有的溅射法和CVD法中， 如图19(c)所示必须在孔侧壁和孔外的层间绝缘层上也进行成膜，因此在接触孔内平坦地 将金属薄膜和半导体薄膜叠层在现实中是不可能实现的。另外，如图19(d)所示，在成膜后需要用CMP、回蚀将被成膜在孔外的金属薄膜等 除去或使其平坦化。但是，在电极材料中使用贵金属材料的情况下，由于贵金属材料的反应 性低难以进行氧化，因此，用由一般的氧化剂和固体研磨砥粒等构成的金属用研磨液来进 行的CMP非常困难。另外，通过研磨液中所包含的微粒子的机械的研磨作用，即使能够物理 性研磨贵金属材料，也容易发生会对层间绝缘层带来损伤的刮伤，成为引起成品率低下的 主要原因。而且，即使用CMP等将层间绝缘层上的电极材料等除去，并在孔内埋入形成电阻 变化元件和二极管元件，在通过溅射和CVD进行的成膜方法中，也必然成为如图19(e)所示 的存储单元构造，如上所述经由被成膜在接触孔侧壁上的层(例如，在图19(e)中为下部电 极2)，在与存储单元连接的上下位线1和字线9之间发生漏电(leak)。于是，本专利技术是为了解决上述现有的课题而完成的，目的在于提供一种非易失性 半导体存储装置及其制造方法，其具备在电极材料中使用Pt等贵金属的交叉点型ReRAM， 能够抑制字线与位线之间的漏电，并且能够实现微细化且大容量化。用于解决课题的手段为了实现上述目的，本专利技术提供非易失性半导体存储装置的制造方法，其特征在 于，包括在基板上形成多个条纹形状的下层铜配线的工序(A)；工序(B)，在形成有上述 下层铜配线的上述基板上，在上述下层铜配线的上方以设置有多个接触孔的方式形成层间 绝缘层，并且以位于上述接触孔的底部的方式在上述下层铜配线上通过选择性成长镀形成 含有贵金属的贵金属电极层；以与上述贵金属电极层连接的方式在上述接触孔内埋入形成电阻变化层的工序(C)；和在上述层间绝缘层和上述电阻变化层上形成与该电阻变化层连 接、并且与各上述下层铜配线交叉的多个条纹形状的上层铜配线的工序(D)。通过采用这种方法，不会使贵金属电极层成膜在接触孔的侧壁和接触孔外的层间 绝缘层上，在接触孔内能够形成平坦的贵金属电极层，因此能够抑制上层铜配线(字线或 位线)与下层铜配线(位线或字线)之间的漏电。另外，由于在接触孔内埋入形成电阻变 化层，所以能够实现非易失性半导体存储装置的微细化且大容量化。另外，所谓“以位于上述接触孔的底部的方式在所述下层铜配线上通过选择性成 长镀形成含有贵金属的贵金属电极层”，包括以仅位于接触孔的底部的方式形成贵金属电 极层的形态，和以位于包含接触孔的底部的区域的方式形成贵金属电极层的形态双方。S卩，本专利技术的一种形态的非易失性半导体存储装置的制造方法，其特征在于，包 括在基板上形成多个条纹形状的下层铜配线的工序(A)；以叠层于各上述下层铜配线的方式通过选择性成长镀形成条纹形状的含有 贵金属的贵金属电极层的工序(Bi)；在包含上述下层铜配线和上述贵金属电极层的上述 基板上形成层间绝缘层的工序(B》；在上述层间绝缘层形成贯通至各本文档来自技高网...
【技术保护点】
１．一种非易失性半导体存储装置的制造方法，其特征在于，包括：在基板上形成多个条纹形状的下层铜配线的工序（Ａ）；工序（Ｂ），在形成有所述下层铜配线的所述基板上，在所述下层铜配线的上方以设置有多个接触孔的方式形成层间绝缘层，并且以位于所述接触孔的底部的方式在所述下层铜配线上通过选择性成长镀形成含有贵金属的贵金属电极层；以与所述贵金属电极层连接的方式在所述接触孔内埋入形成电阻变化层的工序（Ｃ）；和在所述层间绝缘层和所述电阻变化层上形成与该电阻变化层连接、并且与各所述下层铜配线交叉的多个条纹形状的上层铜配线的工序（Ｄ）。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：姬野敦史，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP
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