本发明专利技术揭示用来校准时钟信号和一组选通信号的方法和装置。在一个实施方式中，记忆体控制器包含被配置成用来产生时钟信号的时钟产生器，和被配置成用来产生各选通信号的对应的选通信号产生器。该记忆体控制器进一步包含相位恢复引擎，其被配置成接收来自对应记忆体装置的错误信号，其中该错误信号针对该选通信号的多个周期中的每一个传输错误指示，该错误指示表示该选通信号相对于该时钟信号的校准。该相位恢复引擎包含用来维护累加值的累加器，该累加值取决于该选通信号的多个周期的错误指示。该选通信号产生器被配置成根据该累加值控制与产生选通信号有关的延迟。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及记忆体子系统，尤其涉及用于记忆体子系统的写入平准化机制(write levelization mechanism)。
技术介绍
已经设计了各种记忆体子系统架构，使得记忆体控制器所产生的记忆体时钟信号 和数据选通(data strobe ；DQS)信号到达对应的记忆体装置时具有经校准(align)的相 位，以有效地实施读取和写入操作。在双数据率同步动态随机存取记忆体(DDR SDRAM)和 DDR2 SDRAM系统中，信号相位都是校准过的，这至少部分是由于以下事实与该等信号有关 的迹线长度(trace length)是匹配的。由于DDR3 SDRAM系统对于这些信号并没有匹配的 迹线长度，DDR3 SDRAM记忆体架构会包含用来实施写入平准化的机制，以便在记忆体装置 中校准记忆体时钟信号和DQS信号的相位。
技术实现思路
揭示了一种用于在计算系统的一个或更多个记忆体装置处校准时钟信号和一组 选通信号的方法与装置的各种实施方式。在一个实施方式中，记忆体控制器包含被配置 为用于产生时钟信号的时钟产生器，和被配置为用于产生每个选通信号的对应的选通信号 产生器。该记忆体控制器进一步包括与每个选通信号产生器有关的相位恢复引擎，该相 位回复引擎被配置为用于接收来自对应的记忆体装置的错误信号。该错误信号是对多个 循环的选通信号中的每一个指示该选通信号相对于该时钟信号的校准的错误指示(error indication)。该相位恢复引擎包含被配置为用于维护累加值的累加器，该累加值取决于该 多个循环的选通信号的该错误指示。根据该累加值，该选通信号产生器被配置为控制与产 生选通信号有关的延迟。附图说明图1为包含记忆体控制器和一个或更多个记忆体模块的记忆体子系统的一个实 施方式的框图；图2A-C为显示依照一个实施方式，数据选通信号(DQS)相对于记忆体时钟 (MemClk)信号的校准的时序图；图3为记忆体时钟产生器、选通信号产生器和相位恢复引擎的一个实施方式的框 图；图4为记忆体模块的记忆体装置的一个实施方式的框图；图5为显示依照各种的实施方式，在记忆体子系统中执行写入平准化的方法的流 程图6A和6B为显示指示在DQS信号和MemClk信号之间的校准的错误信号指示的 产生的时序图；图7为记忆体时钟产生器、选通信号产生器和相位恢复引擎的一种特定实现方式 的框图；图8为显示由累加器所维护的累加值的字段(field)；图9为显示与图7的实施方式有关的操作的流程图；图10和11为显示与图7的实施方式有关的信号的时序图；图12为显示选通信号产生器和相位恢复引擎的一个进一步的特定实现方式的框 图；图13为显示依照一个实施方式，在延迟期间之前的DQS循环的重复序列的时序 图；图14为显示累加器的一种特定实现方式的框图；以及图15为包含处理器和系统记忆体的计算机系统的一个实施方式的框图。虽然本专利技术易受到各种修改和替代形式的影响，然而本专利技术已以附图中的示例的 方式显示了具体实施方式并将在本文中予以详细说明。然而，应当理解，其附图和详细说明 并不是为了将本专利技术限制于所揭示的特定形式，相反，本专利技术将涵盖所有落入由所附的权 利要求所界定的本专利技术的精神和范围内的所有的修改、等同和替代。具体实施例方式现在翻至图1，显示了依照一个实施方式，包含记忆体控制器100和一个或更多 个记忆体模块180的记忆体子系统的框图。如所示，记忆体控制器100可以包含时钟产 生器102、记忆体时钟产生器105、多个数据选通信号产生器110A-X和多个相位恢复引擎 120A-X。记忆体模块180可以各包含多个记忆体装置150A-X。如以下将进一步描述的，记 忆体控制器100可以支持写入平准化算法来相位校准(phase align)记忆体装置150处的 记忆体时钟(MemClk)信号和对应的数据选通信号(DQS)以有效地执行记忆体读取和写入 操作。在一种特定的实现方式中，时钟产生器102可以耦接至记忆体时钟产生器105、选 通信号产生器110A-X和相位恢复引擎120A-X。记忆体时钟产生器105可以耦接至记忆体 装置150A-X。记忆体模块180的各记忆体装置150A-X可以经由DQS信号线耦接至对应的 选通信号产生器110，并经由错误(Error)信号线耦接至对应的相位恢复引擎120。例如， 记忆体装置150X可以耦接至选通信号产生器IlOX和相位恢复引擎120X。各相位恢复引擎 120A至120X也可以耦接至对应的选通信号产生器110。记忆体控制器100和记忆体模块180可被包含于任何不同类型的计算或处理 系统中，例如个人计算机(PC)、工作站、刀锋服务器、便携计算装置、游戏机、系统单芯片 (system-on-a-chip, SoC)、电视系统、音频系统等等。记忆体控制器100和记忆体模块180 可以连接至计算系统的电路板或主板。在各种实施方式中，记忆体控制器100可以集成于 该计算机系统的处理器内。在其它实施方式中，记忆体控制器100可以通过独立的芯片组 实现于处理器外部。记忆体模块180可以形成该计算机系统的主系统记忆体(例如，图14 的系统记忆体640)。记忆体模块180可以是双列直插记忆体模块(Dual in-line Memory4Module，DIMM)，而记忆体装置150可以是RAM装置(比如DDR3 SDRAM装置)。然而，注意，在 其它实施方式中，写入平准化算法可以实现于包含其它类型的记忆体的记忆体子系统中， 以相位校准该等记忆体装置处的MemClk信号和对应的DQS信号。在操作期间，时钟产生器102可以产生作为记忆体控制器100的内部时钟的时 钟信号(PClk)。在一种特定实现方式中，对于DDR3SDRAM系统，该内部时钟可以运行在 1600MHz。该内部时钟信号可被提供至记忆体控制器100的各种组件，比如选通信号产生 器110和记忆体时钟产生器105。在一个实施方式中，该内部时钟可用作记忆体时钟产生 器105使用的时序基准，以产生记忆体时钟(MemClk)信号。如所示，该MemClk信号被提供 至各记忆体装置150。在一种特定实现方式中，产生的该MemClk信号可以在内部时钟信号 PClk频率的一半(如800MHz)。该内部时钟信号(PClk)也可被用作各选通信号产生器110使用的时序基准，以 产生提供至对应的记忆体装置150的对应的数据选通(DQQ信号。例如，选通信号产生器 IlOA提供对应的DQS信号至记忆体装置150A。该DQS信号被用于在该记忆体子系统的正 常操作模式期间，控制和记忆体装置150有关的数据读取和写入操作，正如本领域的技术 人员所了解的。在写入平准化过程期间，可以提供DQS信号作为测试信号，以对记忆体装置150的 MemClk信号进行采样，藉此确定各DQS信号相对于MemClk信号的相位校准。尤其是，各选通 信号产生器110可以产生其对应的DQS信号，该DQS信号的形式为与MemClk信号具有相同 的频率的周期(或选通)。DQS信号和MemClk信号可在记忆体控制器100处以校准后的方 式出发；然而，当该信号到达记忆体装置150时，个别的DQS信号可能会领先MemClk信号， 如图2A中所示，或者落后于Me本文档来自技高网...
【技术保护点】
一种记忆体控制器，包括： 时钟产生器（１０２），被配置为产生用于记忆体装置（１５０）的时钟信号； 选通信号产生器（１１０），被配置为产生用于该记忆体装置的选通信号；以及 相位恢复引擎（１２０），被配置为接收来自该记忆体装置的错误信号，其中该错误信号针对该选通信号的多个周期中的每一个传输错误指示，该错误指示表示该选通信号相对于该时钟信号的校准，其中该相位恢复引擎包含累加器，该累加器被配置为维护累加值，该累加值取决于对该选通信号的该多个周期的该错误指示； 其中，该选通信号产生器（１１０）被配置为根据该累加值而控制与该选通信号的产生有关的延迟。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：肖恩·瑟尔斯，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：US
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