一种制造电路板的工艺包括：提供包括在第一侧面具有第一绝缘涂层（１４）和在第二侧面具有第二绝缘涂层（１６）的第一导电芯（１２）的基材（１０），在第一和第二绝缘涂层以及第一导电芯中形成开口（２２），使导电芯的边缘（２４）暴露在开口内，和将第三绝缘材料（２８）电沉积在第一导电芯的暴露边缘上。还提供了使用该工艺制造的电路板。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子电路领域、特别涉及组件例如芯片尺寸封装(chip scale package)、和其制造方法。
技术介绍
在微电子电路封装中，电路和单元以尺寸增大的封装水平制备。一般而言，最小尺寸的封装水平通常是容纳多个微电路和/或其他元件的半导体芯片。这类芯片通常由陶瓷、硅等制成。包含多层基材的中等封装水平(即“芯片载体”)可以在其上附着容纳许多微电子电路的多个小尺寸芯片。同样，这些中等封装水平本身可以附着至较大尺寸的电路板、母板等。中等封装水平在整个电路组件中起到若干目的，包括结构支承、将较小尺寸的微电路和电路过渡集成到较大尺寸的板上、和使得从电路组件中散热。用于常规中等封装水平的基材包括多种材料，例如陶瓷、玻璃纤维增强的聚环氧化物、和聚酰亚胺。电子元件例如电阻器、晶体管和电容器常见地安装在电路板结构例如印刷电路板上。电路板通常包括大体平整的介电材料片材以及设置在该片材的主平面或两个主表面上的电导体。所述导体常见地由金属材料例如铜形成并且用于使安装至板上的电子元件互连。在所述导体设置于板的两个主表面上的情况下，该板可以具有在介电层中延伸穿过孔 (或“通孔”)以使相对表面上的导体互连的通路导体(viaconductor)。迄今已经制得引入多个层叠电路板以及另外的介电材料层的多层电路板组件，这些介电材料层将层叠体中相邻板的相互面对的表面上的导体分开。根据需要，这些多层组件通常引入在层叠体中的各电路板上的导体之间延伸的互连以提供所需的电互连。通常，通过提供包括合适导体的单面、双面电路板制造多层板。然后将这些板以在彼此上面的方式层叠，在每对相邻板之间设置有一个或多个未固化或部分固化的介电材料层，通常称为“半固化片(prepreg)”。该层叠体通常在热和压力下固化而形成整体物料 (unitary mass)。固化后，孔典型地在需要不同板之间的电连接的位置处钻过层叠体。然后通常通过镀覆孔的内部以形成镀覆的通孔，用导电材料涂覆或充填所得的孔(hole)或“通孔”。日益需要提供高密度、复杂的互连的电路板结构。专利技术概述在一个方面中，本专利技术提供了一种制造电路板的工艺，其包括提供包括在第一侧面具有第一绝缘涂层和在第二侧面具有第二绝缘涂层的第一导电芯的基材，在第一和第二绝缘涂层以及第一导电芯中形成开口，使所述导电芯的边缘暴露在开口内，和将第三绝缘材料电沉积在第一导电芯的暴露边缘上。在另一个方面中，本专利技术提供了一种电路板，其包括包括在第一侧面具有第一绝缘涂层和在第二侧面具有第二绝缘涂层的第一导电芯的基材，在第一和第二绝缘涂层以及第一导电芯中的开口，其中导电芯的边缘暴露在开口内，和在第一导电芯的暴露边缘上的电沉积的第三绝缘材料。附图简述附图说明图1是基材的平面图。图2是沿着线2-2获得的图1的基材的横截面图。图3是包括开口的基材的平面图。图4是沿着线4-4获得的图3的基材的横截面图。图5是包括在导电芯的边缘上的介电涂层的基材的平面图。图6是电路化基材的平面图。图7是沿着线7-7获得的图6的基材的横截面图。图8是另一个电路化基材的平面图。图9是沿着线9-9获得的图8的基材的横截面图。图10是具有凹芯边缘的基材的平面图。图11是沿着线12-12获得的图12的另一个基材的横截面图。图12是沿着线12-12获得的图11的基材的横截面图。图13是包括在导电芯边缘上的介电涂层的图11的基材的平面图。图14是沿着线13-13获得的图13的基材的横截面图。图15是电路化基材的平面图。图16是沿着线16-16获得的图15的基材的横截面图。图17是多层基材的平面图。图18是沿着线18-18获得的图17的基材的横截面图。图19是电路化基材的平面图。图20是沿着线20-20获得的图19的基材的横截面图。图21和22是根据本专利技术的方面的其他基材的横截面图。图23是另一个电路化基材的平面图。图24是沿着线24-24获得的图23的基材的横截面图。专利技术详述在一个方面中，本专利技术涉及一种制造包括导电芯和一个或多个延伸穿过该芯的通路的电路基材的工艺。图1是基材10的平面图。图2是沿着线2-2获得的图1的基材的横截面图。基材10包括导电芯12以及在芯的相对主表面18和20上的第一和第二电绝缘介电材料层14 和16。芯可由多种导电材料例如金属如未处理或镀锌的钢、铝、金、镍、铜、镁或者任何前述金属的合金、以及导电的碳涂覆材料中的任一种制成。在一个方面中，芯具有约10 μ m 约100 μ m、典型地约25 μ m 约100 μ m的厚度。在另一个实施方案中，芯包括镍-铁合金。一种优选的铁_镍合金是INVARTM，其包含约64重量％铁和36重量％镍。该合金具有与用于制备芯片(chip)的硅材料相当的低的热膨胀系数。为了防止由于正常使用期间的热循环导致的在芯片尺寸封装的连续的较大或较小尺寸层之间粘性连接(adhesive joint)失败，该性能是希望的。在施涂绝缘涂层之前，可以将金属(通常铜)层施涂于芯以确保最佳的导电性。该金属层以及在随后的金属化步骤中施涂的层可以通过常规方式，例如通过电镀、金属气相沉积技术和无电镀施涂。金属层典型地具有约1 约10 μ m的厚度。在本专利技术的一个实施方案中，基材包括由任何前述金属或其组合组成的穿孔芯 (perforate core)。也就是说，芯可以是任何上述基材材料的片材，其中仅仅芯的一部分或者芯的全部被穿孔。一般而言，孔(或通路)具有均勻的尺寸和形状。当孔是圆形的，这是典型的，孔的直径为约8密耳(203. 2微米)。在穿孔基材中，根据需要孔可以更大或更小。孔的间距可以为中心到中心之间的约20密耳(508微米)，但也可以根据需要更大或更小。用于层14和16的介电涂层可由如下所述的各种涂料组合物的任一种形成。介电涂层可由热塑性组合物形成，其中一旦被施涂，溶剂(即有机溶剂和/或水)被驱出或者蒸发，由此在基材上形成介电涂层的膜。介电涂层也可以由可固化或热固性组合物形成，其中一旦将所述组合物施涂于基材并且固化，则形成介电涂层的固化膜。介电涂层可以是通过任何涂层施涂技术施加的任何涂层，条件是所得的涂层具有足够低的介电常数以确保足够的绝缘性能和阻燃性能。介电涂层也可以通过任何合适的共形涂覆(conformal coating)方法施涂，包括例如浸涂、气相沉积、电沉积和自泳涂装。通过气相沉积施涂的介电涂层的例子包括聚 (对-亚二甲苯)(包括取代和未取代的聚(对-亚二甲苯))；硅倍半氧烷；聚苯并环丁烯和聚酰亚胺。正如本领域那些技术人员公知的，通过电沉积施涂的介电涂层的例子包括阳极和阴极丙烯酸类、环氧、聚酯、聚氨酯、聚酰亚胺或含油树脂组合物。介电涂层也可以通过将可电沉积的感光组合物电沉积而形成。另外，在施涂介电涂层之前，可以预处理或者另外准备基材表面用于施涂介电材料。例如，在施涂介电材料之前清洁、漂洗和/或用附着促进剂处理可能是合适的。图3是包括穿过基材的开口 22的基材10的平面图。图4是沿着线4_4获得的图 3的基材的横截面图。可以在施涂绝缘层之后采用任何已知技术，包括绝缘层的机械钻孔、 激光钻孔、化学蚀刻、干等离子体蚀刻，之后芯的化学蚀刻等而产生开口。开口可以具有直径例如约25 μ m的圆形横截面形状，或者其它横截面形状。作为本文档来自技高网...
【技术保护点】
１．一种制造电路板的工艺，其包括：提供包括在第一侧面具有第一绝缘涂层和在第二侧面具有第二绝缘涂层的第一导电芯的基材；在第一和第二绝缘涂层以及第一导电芯中形成开口，使导电芯的边缘暴露在开口内；和将第三绝缘材料电沉积在第一导电芯的暴露边缘上。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A·E·王，
申请(专利权)人：PPG工业俄亥俄公司，
类型：发明
国别省市：US
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