多相时钟分频电路制造技术

本发明专利技术提供一种多相时钟信号用的分频电路，设置：主锁存电路（１０），其使用例如８相时钟信号中的２个时钟信号来生成反转数据信号；和子锁存电路（２０），其将８相时钟信号作为触发，取入所述反转数据信号作为公共的数据信号。从而即使在具有高频率的多相时钟信号下也能够充分确保数据锁存时间。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及能够在保持以高频振荡的多相时钟信号的相位关系的同时正确地进 行分频的多相时钟分频电路。
技术介绍
近年，在作为非易失性半导体存储装置的闪速存储器中，要求单一电源电压或者 低电源电压下的数据的读出、数据的改写，需要在进行各动作时在芯片上提供升压电压或 者负升压电压的升压电路。作为升压电路的电路面积削减的一个手法，存在用具有更高频率的升压时钟信号 来使升压电路工作的手法，而另一方面，在作为升压电压而输出了规定的电压后，为了应对 噪声和削减消耗电流等，需要使升压时钟信号以低频工作的技术。并且，在升压电路中使用 了多相时钟信号，其相位关系在升压动作中起到非常重要的作用。因此，需要能够在保持以 高频振荡的多相时钟信号的相位关系的同时正确地进行分频的多相时钟分频电路。图13表示专利文献1所记载的分频电路的结构。分频电路900具备锁存电 路DFF<0> DFF<7>，其输入多相时钟信号CLK<0> CLK<7>，输出多相分频时钟信号 FCK<0> FCK<7> ；和逻辑元件NR<0> NR<6>，其接收锁存电路DFF<I>(0彡I彡6)的反 转输出NQ和锁存电路DFF<I+1>的输出Q，生成锁存电路DFF<I+1>的数据信号。只有锁存 电路DFF<0>将该锁存电路DFF<0>自身的反转输出NQ作为数据信号输入。接下来，参照图14，对图13所示的分频电路900的动作进行简单的说明。〔时刻TO:初始状态〕首先，在时刻T0，锁存电路DFF<0> DFF<7>的输出Q (多相分频时钟信号 FCK<0> FCK<7>)为“L”(逻辑低电平)，反转输出NQ为“H”(逻辑高电平)。因此，逻辑 元件NR<0> NR<6>的数据信号DTO DT6固定为“L”。在数据信号DTO DT6为“L”的 期间，无论时钟信号CLK<1> CLK<7>的输入如何，锁存电路DFF<1> DFF<7>的输出Q (多 相分频时钟信号FCK<1> FCK<7>)都固定为“L”。另一方面，因为锁存电路DFF<0>的输入 数据信号为该锁存电路DFF<0>自身的反转输出NQ，所以为“H”。〔时刻Tl〕在时刻Tl上，当时钟信号CLK<0>变为“H”后，锁存电路DFF<0>的输出Q变为“H”， 反转输出NQ变为“L”。由此，多相分频时钟信号FCK<0>变为“H”，此外数据信号DTO变为 “H”，输入到锁存电路DFF<1>，并在H数据锁存时间Tlatr以内被取入。在此，H数据锁存时 间Tlatr为(1/时钟频率fosc)/多相时钟信号数，例如，若设时钟频率fosc = 100MHz，多 相时钟信号数=8相，则H数据锁存时间为Tlatr = 1. 25ns。〔时刻T2〕在时刻T2，当时钟信号CLK<1>变为“H”后，取入到锁存电路DFF<1>中的数据(DT0 = “H”)被输出，输出Q变为“H”，反转输出NQ变为“L”。由此，多相分频时钟信号FCK<1> 变为“H”，此外数据信号DTl变为“H”，输入到锁存电路DFF<2>，并在H数据锁存时间Tlatr以内被取入。同时，数据信号DTO变为“L”。以下，在时刻T3 T8中也同样地由锁存电路DFF<2> DFF<7>进行分频。在此 期间，当在时刻T6时钟信号CLK<1>变为“L”后，锁存电路DFF<1>在L数据锁存时间Tlatf 以内取入输入到数据端子D的数据信号DTO =“L”。在此，L数据锁存时间Tlatf与多相时 钟信号数无关，并很大程度地依赖于时钟频率，大约为(1/时钟频率fosc)/2，例如，当时钟 频率fosc = IOOMHz时，数据锁存时间Tlatf = 5ns。以下，在时刻T9 T17中也是同样。专利文献1 JP特开2001-350539号公报在专利文献1的分频电路中，存在如下课题在时钟频率变高的情况下，或者多相 时钟信号数变多的情况下，不能确保充足的H数据锁存时间Tlatr，不能进行正确的时钟信 号的分频。
技术实现思路
根据本专利技术的一种情况，其特征在于，在设M为1以上的整数，N为M以上的整数 时，本专利技术的分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信号的N 个第2分频器，第I个(1 < I < M)所述第1分频器，按照输入到该第1分频器的所述第1 信号，输出将该第1信号分频后的第3信号，第K个(1 < K < N)所述第2分频器，按照输 入到该第2分频器的所述第2信号，输出具有与输入到该第2分频器的所述第3信号同等 的频率的第4信号。此外，根据本专利技术的另一种情况，其特征在于，在设M为1以上的整数，N为M以上 的整数时，本专利技术的分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信 号的N个第2分频器，第IfOSISM)所述第1分频器具有第1输入端子，其输入所 述第1信号；第1输出端子，其将所述第1信号分频而输出第3信号；和第2输入端子，其 输入第(I-I)个所述第1分频器的所述第3信号，第K个(KKSN)所述第2分频器具 有第3输入端子，其输入所述第2信号；第4输入端子，其输入所述第3信号；和第2输出 端子，其输出具有与所述第3信号同等的频率的第4信号。本专利技术能够充分确保使用于分频电路的所有的锁存电路的数据锁存时间，并且能 够维持相位关系。由此，即使在高频的多相时钟信号下也能够生成正确的分频时钟信号。附图说明图1是表示本专利技术的第1实施方式的分频电路的结构的模块图。图2是表示图1的分频电路的动作的时序图。图3是表示本专利技术的第1实施方式的另外一个例子的模块图。图4是表示本专利技术的第1实施方式的又一个例子的模块图。图5是表示本专利技术的第2实施方式的分频电路的结构的模块图。图6是表示图5的分频电路的动作的时序图。图7是表示本专利技术的第2实施方式的另外一个例子的模块图。图8的(a)、(b)和(c)是分别表示本专利技术的第3实施方式的分频电路中的主锁存 电路的结构的模块图。图9是表示本专利技术的第4实施方式的分频电路的结构的模块图。图10是表示本专利技术的第4实施方式的另外一个例子的模块图。图11是表示本专利技术的第5实施方式的分频电路的结构模块图。图12是表示作为本专利技术的第6实施方式的分频电路的使用例的内部电压产生电 路的结构的模块图。图13是表示分频电路的以往例的结构的模块图。图14是表示图13的分频电路的动作的时序图。符号说明10主锁存电路；15多段主锁存电路；20子锁存电路；30、31逻辑元件；100、200、250、300、350、370、380、400 分频电路；500内部电压产生电路；510振荡器电路；520多相时钟分频电路；530第1升压电路；540第2升压电路；900分频电路；CLK<0本文档来自技高网...

【技术保护点】
一种分频电路，在设Ｍ为１以上的整数，Ｎ为Ｍ以上的整数时，所述分频电路具备接受Ｍ个第１信号的Ｍ个第１分频器和接受Ｎ个第２信号的Ｎ个第２分频器，第Ｉ个所述第１分频器，按照输入到该第１分频器的所述第１信号，输出将该第１信号分频后的第３信号，其中，１≤Ｉ≤Ｍ，第Ｋ个所述第２分频器，按照输入到该第２分频器的所述第２信号，输出具有与输入到该第２分频器的所述第３信号同等的频率的第４信号，其中，１≤Ｋ≤Ｎ。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：山平征二，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP