本发明专利技术提供一种用于在具有可编程电路（２３０）的装置（２２５）中进行存储器控制的技术，其包含在现场编程所述可编程电路之前先在所述装置中提供专用的存储器控制器电路（２９０）。另一种技术涉及制造装置（２２５），其中所述制造涉及在可编程电路（２３０）被现场编程之前先形成包含专用的存储器控制器电路（２９０）的所述可编程电路。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及存储器控制。更确切地说，本专利技术的实施例涉及使用可编程装置的存储器控制。
技术介绍
可编程逻辑装置(PLD)是一类众所周知的集成电路，其可经编程而执行指定的逻辑功能。一种类型的PLD，现场可编程门阵列(FPGA)，通常包含可编程瓦片阵列。这些可编程瓦片可包含例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块 (BRAM)、倍增器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁定环(DLL)等等。每一可编程瓦片通常包含可编程互连件及可编程逻辑两者。可编程互连件通常包含许多个不同长度的互连线，其通过可编程互连点(PIP)相互连接。可编程逻辑使用可编程元件来实施用户设计的逻辑，可编程元件可包含例如函数产生器、寄存器、算术逻辑等寸。通常通过将配置数据流加载到内部配置存储器单元中来编程可编程互连件及可编程逻辑，所述内部配置存储器单元界定如何配置可编程元件。可从存储器(例如从外部 PR0M)读取配置数据，或者通过外部装置将配置数据写入FPGA中。于是，各个存储器单元的集体状态决定FPGA的功能。另一种类型的PLD是复合可编程逻辑装置，或CPLD。CPLD包含两个或两个以上“功能块”，其通过互连开关矩阵连接在一起，并连接到输入/输出(1/0)资源。CPLD的每一功能块包含类似于可编程逻辑阵列(PLA)及可编程阵列逻辑(PAL)装置中使用的两级与/或 (AND/0R)结构的两级与/或结构。在CPLD中，通常在非易失性存储器中以在芯片上的方式存储配置数据。在一些CPLD中，在非易失性存储器中以在芯片上的方式存储配置数据，接着作为初始配置(编程)序列的一部分将所述配置数据下载到易失性存储器。对于所有这些可编程逻辑装置(PLD)，通过提供到所述装置以用于所述用途的数据位来控制装置的功能性。可将所述数据位存储在易失性存储器(例如，静态存储器单元， 如在FPGA及一些CPLD中)中、非易失性存储器(例如，快闪存储器，如在一些CPLD中)中， 或任何其它类型的存储器单元中。4通过应用处理层(例如金属层)来编程其它PLD，所述处理层以可编程的方式使装置上的各个元件互连。这些PLD称为掩模可编程装置。还可用其它方式来实施PLD，例如使用熔丝或反熔丝技术。术语“PLD”及“可编程逻辑装置”包含但不限于这些示范性装置，而且涵盖仅部分可编程的装置。举例来说，一种类型的PLD包含硬编码晶体管逻辑与可编程开关结构的组合，所述可编程开关结构用可编程方式使硬编码晶体管逻辑互连。PLD装置内的可编程开关结构可能需要将数据传送到PLD外部的存储器装置或从所述储器装置传送数据，且其可能有益于提供存储器控制器以将PLD内的电路介接到外部存储器装置。一种方法是在PLD外部提供作为独立装置的存储器控制器。另一种方法是实行PLD的现场编程，使得在现场编程期间，在PLD内从通用电路组件产生存储器控制器。虽然这些现有的方法对于其既定用途来说大体上已经足够，但其并非在所有方面均完全令人满意。
技术实现思路
本专利技术的一个实施例涉及一种设备，所述设备包含具有可编程电路的装置，所述可编程电路在被现场编程之前包含专用的存储器控制器电路。本专利技术的另一实施例涉及一种方法，所述方法包含制造一装置，其中所述制造包含形成可编程电路，所述可编程电路在被现场编程之前包含专用的存储器控制器电路。附图说明图1是包含若干不同类型的可编程逻辑块的高级现场可编程门阵列(FPGA)架构的图解视图。图2是另一 FPGA架构的图解视图，所述FPGA架构是图1的FPGA的替代实施例， 且使用与其相同的总体架构，且所述FPGA架构包含若干不同类型的可编程逻辑块。图3是含有FPGA的集成电路的图解俯视图，所述FPGA是图1及图2的FPGA的替代实施例，且包含专用的存储器控制器电路。图4是绘示图3的FPGA的选定部分的高级框图，且绘示了在集成电路及FPGA外部的存储器装置。图5是绘示图3的集成电路的若干物理连续区段或块的图，其绘示了这些块中的每一者内存在的FPGA的一些电路。图6是图3的集成电路的物理连续区段或块的阵列的图解俯视图。图7是图3的集成电路的细长区的图解俯视图。图8到图13是更详细且用放大标度绘示图7的细长区的相应片段的图解俯视图。 具体实施例方式图1是包含若干不同类型的可编程逻辑块的高级现场可编程门阵列(FPGA)架构 100的图解视图。举例来说，图1中的FPGA架构100具有许多个不同的可编程瓦片，包含多千兆位收发器(MGT) 101、可配置逻辑块(CLB) 102、随机存取存储器块(BRAM) 103、输入/输出块(IOB) 104、配置及计时逻辑(C0NFIG/CL0CK) 105、数字信号处理块(DSP) 106、专用输入 /输出块(I/O) 107 (例如，配置端口及时钟端口)，以及其它可编程逻辑108，例如数字时钟管理器、模/数转换器、系统监视逻辑等等。FPGA 100还包含专用处理器块(PROC) 110。在FPGA 100中，每一可编程瓦片包含可编程互连元件(INT) 111，其具有去往及来自每一邻近瓦片中的对应互连元件的标准化连接。因此，所述可编程互连元件在一起实施所说明的FPGA的可编程互连结构。可编程互连元件(INT) 111还包含去往及来自同一瓦片内的可编程逻辑元件的连接，如图1上部所包含的实例所示。举例来说，CLB 102可包含可配置逻辑元件(CLE) 112，其可经编程以实施用户逻辑加上单个可编程互连元件(INT) 111。除了一个或一个以上可编程互连元件之外，BRAM 103还可包含BRAM逻辑元件(BRL)113。通常，瓦片中包含的互连元件的数目取决于瓦片的高度。在图示的实施例中，BRAM瓦片的高度与五个CLB的高度相同，但也可使用其它数目 (例如四个)。除了适当数目个可编程互连元件之外，DSP瓦片106还可包含DSP逻辑元件 (DSPL) 114。除了可编程互连元件(INT)Ill的一个例子外，IOB 104还可包含例如输入/输出逻辑元件(IOL) 115的两个例子。所属领域的技术人员将容易了解，例如连接到I/O逻辑元件115的实际I/O垫通常并不被局限于输入/输出逻辑元件115的区域。在图示的实施例中，裸片(图1中以阴影绘示)的中心附近的列区域用于配置、时钟及其它控制逻辑。从此列延伸的水平区域109用于在FPGA的宽度上分布时钟及配置信号。在其它实施例中，配置逻辑可位于FPGA裸片的不同区域中，例如在裸片的隅角中。利用图1中所说明的架构的一些FPGA包含额外逻辑块，其扰乱构成FPGA的较大部分的规则列结构。额外的逻辑块可为可编程块及/或专用逻辑。举例来说，图1所示的处理器块PROC 110跨越CLB及BRAM的若干个列。图1说明一个示范性FPGA架构。举例来说，列中的逻辑块的数目、列的相对宽度、 列的数目及次序、列中所包含的逻辑块的类型、逻辑块的相对大小、逻辑块在阵列内的位置及图1上部所包含的互连件/逻辑实施方案纯粹是示范性的。在实际的FPGA中，凡在出现 CLB的位置，通常都包含一个以上邻近的CLB列，以促进用户逻辑的高效实施，但邻近CLB列的数目随FPGA的总大小而变。图2是另一 FPGA架构200的图本文档来自技高网...
【技术保护点】
１．一种设备，其包括具有可编程电路的装置，所述可编程电路在被现场编程之前包含专用的存储器控制器电路。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：舒伊勒·E·徐玛尼克，
申请(专利权)人：吉林克斯公司，
类型：发明
国别省市：US
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