一种降低固态存储系统响应时间的方法，通过将检错码编码及数据传输操作提前，与解码结果校验并行执行，加上提出错误注入控制模块的方法，当纠错码解码结果校验操作发现纠错码解码结果有误时，固态存储系统控制器立即将检错码编码输出的数据流中一个或多个比特进行错误翻转，主机就会自动丢弃整帧数据并要求固态存储系统重新发送此数据帧。避免了现有的延长固态存储系统的响应时间和降低固态存储系统的响应速度的缺陷，非常有效地降低了固态存储系统数据读取操作的响应时间。
【技术实现步骤摘要】
本专利技术属于存储器与计算机体系
，特别是。
技术介绍
作为唯一主流的固态非挥发数据储存技术，闪存已经成为了全球半导体产业体系中发展最为迅速的一环。2010年市场研究报告显示，闪存产品的市场已突破200亿美元。 虽然目前闪存主要用于消费性电子产品例如数字照相机和手机，以闪存作为存储介质的固态存储系统正在得到业界的广泛关注。使用闪存作为存储介质的固态存储系统比传统存储系统的速度可提高10至100倍。除了速度上的优势，由于完全没有机械结构，固态存储系统在抗震性能、发热功耗、使用噪音和体积重量方面都有着显著的优势。固态存储系统主要包含一个固态存储系统控制器和一个以上闪存芯片。浮栅金属氧化物半导体晶体管是闪存芯片的基本信息存储单元。浮栅金属氧化物半导体晶体管的阈值电压可以通过注射一定数量的电子进入浮栅而改变。因此，通过对浮栅内电子数目的精确控制，每个存储单元，即浮栅金属氧化物半导体晶体管，可储存多个比特信息。精确控制浮栅内电子数目的过程通常被称为编程。在每一个存储单元可以被编程之前，其浮栅内的所有电子必须被移走，从而使得其阈值电压被置为最低，这个过程被称为擦除。在对信息存储单元编程的过程中，业界通常使用一种渐进式的“编程-校验-再编程”的方法以实现对浮栅内电子数目的精确控制。重复的“编程/擦除”的操作会逐渐降低浮栅金属氧化物半导体晶体管的噪音容限，从而使得闪存芯片只有一定的“编程/擦除”次数限度，加上随着闪存制造工艺精度的不断提高，闪存器件的存储密度不断升高、价格不断下降，这样更加重了重复“编程/擦除”操作对于信息存储单元的副作用，使得闪存芯片的使用寿命和可靠性不断下降，由此固态存储系统控制器必须采用越来越强大而复杂的纠错码来应付不断下降的闪存信息存储单元可靠性，以保证整个固态存储系统的可靠性和使用寿命.然而，纠错码的解码及校验过程会引入一定的延迟，进而延长固态存储系统的响应时间、降低固态存储系统的响应速度。而且越复杂的纠错码通常会导致越长的解码及校验延迟、进而带来数据读取响应时间这一重要的固态存储系统性能指标的严重下降。
技术实现思路
为了克服上述现有技术存在的不足，本专利技术的目的在于提供，避免了现有的延长固态存储系统的响应时间和降低固态存储系统的响应速度的缺陷，非常有效地降低了固态存储系统数据读取操作的响应时间。为了达到上述目的，本专利技术所采用的技术方案是，首先固态存储系统控制器将读自闪存的每帧用户数据读入其内的纠错码解码器，纠错码解码器对该帧用户数据进行纠错码解码操作，纠错码解码操作完成后得到了纠错码解码数据，接着将该纠错码解码数据同时并行输3入固态存储系统控制器内的解码结果校验器和检错码编码及数据传输器，一方面纠错码解码数据由解码结果校验器进行解码结果校验操作，经解码结果校验操作所获得的解码结果实时传输至固态存储系统控制器内的错误注入控制模块；另一方面纠错码解码数据由检错码编码及数据传输器先进行检错码编码，得到编码后数据，这时如果传输至错误注入控制模块所述的编码后的解码结果是发现错误，错误注入控制模块控制检错码编码及数据传输器将编码后数据中一个以上的比特进行错误翻转 ，将该进行错误翻转后的结果通过数据传输接口进行数据输出发送到主机，如果传输至错误注入控制模块所述的编码后的解码结果是未发现错误，错误注入控制模块控制检错码编码及数据传输器将编码后数据直接通过数据传输接口进行数据输出发送到主机，随后主机对接收到的数据启动检错码校验，如果在校验过程中发现错误，就丢弃接收到的数据并要求固态存储系统控制器重新发送所述的该帧用户数据，如果在校验完毕时未发现错误，就接收此接收到的数据。所述的纠错码解码器和检错码编码及数据传输器之间插入预设深度的缓冲器，该缓冲器为先入先出缓冲器。所述的每帧用户数据或者为两个以上的分块数据构成，这样每个分块数据按照等同于针对每帧用户数据采用的所述降低固态存储系统响应时间的方法进行处理。本专利技术通过将检错码编码及数据传输操作提前，与解码结果校验并行执行，这样可直接降低固态存储系统数据读取响应时间，加上提出错误注入控制模块的方法，当纠错码解码结果校验操作发现纠错码解码结果有误时，固态存储系统控制器立即将检错码编码输出的数据流中一个或多个比特进行错误翻转，但同时仍将整帧数据通过数据传输接口送至主机以确保满足接口标准要求。当主机收到数据并进行检错码校验时，由于检错码数据已经被故意破坏，检错码校验操作必定失败，所以主机就会自动丢弃整帧数据并要求固态存储系统重新发送此数据帧。避免了现有的延长固态存储系统的响应时间和降低固态存储系统的响应速度的缺陷，非常有效地降低了固态存储系统数据读取操作的响应时间。附图说明图1是本专利技术的工作结构原理示意图。图2是本专利技术的工作原理流程示意图。图3是本专利技术的带有缓冲器的工作结构原理示意图。具体实施例方式下面结合附图对本专利技术作更详细的说明。现有技术中的固态存储系统控制器在读取每一帧用户数据时，固态存储系统控制器必须对所读数据进行纠错码解码操作，当解码操作完成后，为了进一步确保纠错码解码的正确性，固态存储系统控制器需要进行纠错码解码结果校验操作，当解码得到的用户数据被认证为准确无误之后，固态存储系统控制器通过相应的数据传输接口将整帧用户数据传送至主机，由于数据在链路传输过程中有可能会发生错误，所以为了确保主机能够检测到数据传输过程中的错误，数据传输接口标准要求数据在传输之前经过检错码编码。当主机接收完毕整帧数据时，会启动检错码校验，一旦发现错误，就会丢弃整帧数据并要求固态存储系统重新发送此帧数据，这样固态存储系统数据读取操作的响应时间在固态存储系统控制器内主要包括纠错码解码时间、纠错码解码结果校验时间以及检错码编码时间，其中固态存储系统响应时间主要由纠错码解码时间和纠错码解码结果校验时间所决定，在现行产品设计中，固态存储系统控制器必须在纠错码解码和纠错码解码结果校验操作完全结束并确认整帧数据完全无误之后，才可进行检错码编码及数据输出。如图1和图2所示，首先固态存储系统控制器将读自闪存的每帧用户数据读入其内的纠错码解码器，纠错码解码器对该帧用户数据进行纠错码解码操作，纠错码解码操作完成后得到了纠错码解码数据，接着将该纠错码解码数据同时并行输入固态存储系统控制器内的解码结果校验器和检错码编码及数据传输器，一方面纠错码解码数据由解码结果校验器进行解码结果校验操作，经解码结果校验操作所获得的解码结果实时传输至固态存储系统控制器内的错误注入控制模块；另一方面纠错码解码数据由检错码编码及数据传输器先进行检错码编码，得到编码后数据，这时如果传输至错误注入控制模块所述的编码后的解码结果是发现错误，错误注入控制模块控制检错码编码及数据传输器将编码后数据中一个以上的比特进行错误翻转， 将该进行错误翻转后的结果通过数据传输接口进行数据输出发送到主机，如果传输至错误注入控制模块所述的编码后的解码结果是未发现错误，错误注入控制模块控制检错码编码及数据传输器将编码后数据直接通过数据传输接口进行数据输出发送到主机，随后主机对接收到的数据启动检错码校验，如果在校验过程中发现错误，就丢弃接收到的数据并要求固态存储系统控制器重新发送所述的该帧用户数据，如果在校验完毕时未发现错误，就接收此接收到的数据。本文档来自技高网...
【技术保护点】
１．一种降低固态存储系统响应时间的方法，其特征在于：首先固态存储系统控制器将读自闪存的每帧用户数据读入其内的纠错码解码器，纠错码解码器对该帧用户数据进行纠错码解码操作，纠错码解码操作完成后得到了纠错码解码数据，接着将该纠错码解码数据同时并行输入固态存储系统控制器内的解码结果校验器和检错码编码及数据传输器，一方面纠错码解码数据由解码结果校验器进行解码结果校验操作，经解码结果校验操作所获得的解码结果实时传输至固态存储系统控制器内的错误注入控制模块；另一方面纠错码解码数据由检错码编码及数据传输器先进行检错码编码，得到编码后数据，这时如果传输至错误注入控制模块所述的编码后的解码结果是发现错误，错误注入控制模块控制检错码编码及数据传输器将编码后数据中一个以上的比特进行错误翻转，将该进行错误翻转后的结果通过数据传输接口进行数据输出发送到主机，如果传输至错误注入控制模块所述的编码后的解码结果是未发现错误，错误注入控制模块控制检错码编码及数据传输器将编码后数据直接通过数据传输接口进行数据输出发送到主机，随后主机对接收到的数据启动检错码校验，如果在校验过程中发现错误，就丢弃接收到的数据并要求固态存储系统控制器重新发送所述的该帧用户数据，如果在校验完毕时未发现错误，就接收此接收到的数据。...
【技术特征摘要】
【专利技术属性】
技术研发人员：钟浩，张彤，
申请(专利权)人：钟浩，
类型：发明
国别省市：31
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