具有金属栅的半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，包括形成在衬底之上且具有高介电常数的栅绝缘层、形成在栅绝缘层之上的栅、和形成在衬底与栅绝缘层之间并诱发栅电极的功函数偏移的功函数控制层。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种半导体器件制造方法，更具体而言，涉及一种具有金属栅的半导体器件和制造该半导体器件的方法。
技术介绍
以高数据率操作的半导体器件包括NM0SFET和PM0SFET。由于匪OSFET和PM0SFET 均以高速操作，就希望NM0SFET的栅电极和PM0SFET的栅电极各具有合适的功函数以具有最优的特性。换言之，NM0SFET的栅电极的功函数可以接近硅导带(conduction band)边缘的能级，且PM0SFET的栅电极的功函数可以接近硅价带(valence band)边缘的能级。在这种情况下，NM0SFET和PM0SFET的沟道可以被形成为表面沟道。因此NM0SFET和PM0SFET 均可以高速操作。图1图示了现有的半导体器件的结构。参见图1，在半导体衬底11之上形成有隔离层12。隔离层12限定了在半导体衬底 11中形成NM0SFET的第一区101和形成PM0SFET的第二区102。在第一区101之上形成有第一栅103，且在第二区102之上形成有第二栅104。第一栅103是通过将二氧化硅(SiO2) 层13A、掺N+多晶硅层14A和钨(W)层15A层叠而形成的。第二栅104是通过将二氧化硅 (SiO2)层13B、掺P+多晶硅层14B和钨(W)层15B层叠而形成的。根据上述的现有半导体器件，为了增加驱动电流，将二氧化硅(SiO2)层13A和1 生长成具有小于30A的厚度。然而，泄漏电流(leakage current)值可能由于直接隧穿效应 (direct tunneling effect)而增加。因此，截止态(off-state)特性可能变差，因而在将该技术应用于低功率移动产品方面存在限制。另外，为了形成用作栅电极的N+掺杂多晶硅层14A和P+掺杂多晶硅层14B，现有技术会需要执行复杂的制造工艺，诸如执行多晶硅沉积的工艺、光刻工艺和离子注入工艺。此外，P+掺杂多晶硅层14B的掺杂剂——诸如硼——可能渗入P+掺杂多晶硅层 14B下方的栅绝缘层中而使泄漏电流增加，所述栅绝缘层为二氧化硅(SiO2)层13B。此外，根据现有技术，由于栅电极是由掺杂了 N型和P型杂质的多晶硅层形成的， 因此栅电极的电阻率高，且NM0SFET和PM0SFET的操作速度会因形成在这种栅电极中的耗尽区而降低。
技术实现思路
本专利技术的示例性实施例涉及一种可以降低栅绝缘层的泄漏电流且增加操作电流的半导体器件及其制造方法。根据本专利技术的一个示例性实施例，一种半导体器件包括形成在衬底之上且具有高介电常数的栅绝缘层；形成在栅绝缘层之上的栅电极；以及形成在衬底与栅绝缘层之间且诱发栅电极的功函数偏移的功函数控制层。功函数控制层可以包括第一层和每单位面积的氧浓度比第一层高的第二层。第一层可以包括二氧化硅层，而第二层可以包括氧化铝层。功函数控制层可以包括第一层和每单位面积的氧浓度比第一层低的第二层。第一层可以包括二氧化硅层，而第二层可以包括氧化镧层。根据本专利技术的另一个示例性实施例，一种半导体器件包括形成在衬底的第一区和第二区之上且具有高介电常数的栅绝缘层；形成在栅绝缘层之上的栅电极；和功函数控制层，所述功函数控制层形成在衬底与栅绝缘层之间且被配置为增加栅电极在衬底的第一区中的功函数并降低栅电极在衬底的第二区中的功函数。根据本专利技术的又一个示例性实施例，一种制造半导体器件的方法包括以下步骤 在衬底的第一区之上形成第一功函数控制层；在衬底的第二区之上形成第二功函数控制层；在形成第一功函数控制层和第二功函数控制层之后，在衬底之上形成具有高介电常数的栅绝缘层；在栅绝缘层上形成栅导电层；以及通过刻蚀栅导电层、栅绝缘层、第一功函数控制层和第二功函数控制层而分别在第一区和第二区中形成具有不同功函数的第一栅和第二栅。第一区可以是形成PM0SFET的区域，而第一栅可以是PM0SFET的栅。第二区可以是形成NM0SFET的区域，且第二栅可以是NM0SFET的栅。附图说明图1图示了现有的半导体器件的结构。图2A图示了根据本专利技术的第一示例性实施例的半导体器件。图2B图示了根据本专利技术的第二示例性实施例的半导体器件。图3和图4描述根据本专利技术的示例性实施例的功函数控制层的偶极子形成原理。图5A至图5F示例性地描述制造根据本专利技术的第一示例性实施例的半导体器件的方法。具体实施例方式下面将参照附图更加详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式来实施，而不应解释为受到本文所列实施例的限制。确切地说，提供这些实施例是为了使本说明书将是清楚且完整的，并充分地向本领域技术人员转达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的各个附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下为了清楚地图示实施例的特征，对比例做了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或在衬底上的情况，还表示在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。本专利技术的技术是使用具有高介电常数的金属硅酸盐作为栅绝缘层，以通过降低泄漏电流而改善截止态特性。金属硅酸盐可以包括硅酸铪(HfSiO)。此外，形成金属氮化物作为栅电极以增加驱动电流。金属氮化物层可以包括氮化钛(TiN)层。此外，形成功函数控制层以诱发栅电极的功函数偏移，使得驱动电流增加。功函数控制层增加或降低栅电极的功函数。在NM0SFET中，可以将功函数控制层形成为降低栅电极的功函数。在PM0SFET中，可以将功函数控制层形成为增加栅电极的功函数。图2A图示了根据本专利技术的第一示例性实施例的半导体器件。参见图2A，在衬底201之上形成了将第一区202与第二区203彼此电分离的隔离层204。第一区202是供PM0SFET用的区域，第二区203是供NM0SFET用的区域。衬底201 可以是硅衬底。在衬底201之上形成有第一栅Gl和第二栅G2。第一栅Gl被形成在第一区202之上且成为PM0SFET的栅。第二栅G2被形成在第二区203之上且成为NM0SFET的栅。第一栅Gl是通过首先将第一功函数控制层23、第一栅绝缘层25、以及第一栅电极 26层叠而形成。第一栅绝缘层25包括具有高介电常数(即高k)的高介电层。第一栅绝缘层25由金属硅酸盐形成。根据本专利技术的一个示例性实施例，金属硅酸盐可以包括硅酸铪 (HfSiO)。第一栅电极沈包括金属氮化物层。根据本专利技术的一个示例性实施例，第一栅电极沈可以包括氮化钛(TiN)层。第一功函数控制层23形成在衬底201与第一栅绝缘层25之间，且诱发第一栅电极26的功函数偏移。特别地，第一功函数控制层23增加第一栅电极沈的功函数。第一功函数控制层23包括第一界面层21和每单位面积的氧浓度比第一界面层21高的第一覆盖层 22。第一界面层21可以包括二氧化硅(SiO2)层，而第一覆盖层22可以包括氧化铝(Al2O3) 层。二氧化硅(SiO2)层具有约lmol/体积的氧浓度，而氧化铝(Al2O3)层具有约1. 37mol/ 体积的氧浓度。因此，在二氧化硅(SiO2)层与氧化铝层之间形成偶极子。例如，当二氧化硅 (SiO2)层与氧化铝层彼此接触时，氧化铝层的氧扩散至二氧化硅(SiO2)层中。因此，在氧化铝层中形成氧空位且具有氧空位的本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：栅绝缘层，所述栅绝缘层被形成在衬底之上且具有高介电常数；栅电极，所述栅电极被形成在所述栅绝缘层之上；以及功函数控制层，所述功函数控制层被形成在所述衬底与所述栅绝缘层之间并诱发所述栅电极的功函数偏移。

【技术特征摘要】
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【专利技术属性】
技术研发人员：池连赫，金泰润，李承美，朴祐莹，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR