一种应用于多电源FPGA的上电复位电路制造技术

本实用新型专利技术适用于集成电路领域，提供了一种应用于多电源FPGA的上电复位电路，所述电路包括：侦测电源上电的电阻分压电路，与所述电阻分压电路相连的反相器，与所述反相器的输出端相连的施密特反相器，所述施密特反相器包括控制其电源开关的NMOS管，所述上电复位电路还包括上电时控制所述施密特反相器输出的开关PMOS管，所述开关PMOS管与所述施密特反相器相连。在本实用新型专利技术中，在以往的复位电路的基础上，通过施密特反相器的电源端引入电源电压控制的NMOS管，同时，在施密特反相器的输出端引入电源电压控制的PMOS管作为下拉管，这样，就避免了现有上电复位电路所存在的对内部电路造成异常或损坏的问题。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于集成电路领域，尤其涉及一种应用于多电源FPGA的上电复位电路。
技术介绍
目前，FPGA都支持多电源技术，在多电源上电的过程中存在相互配合的问题。现有的上电复位电路存在设计不合理的问题，可能导致产生的复位信号电平错误，从而对内部电路造成异常或损坏。
技术实现思路
为了解决上述技术问题，本技术实施例的目的在于提供一种应用于多电源 FPGA的上电复位电路。本技术实施例是这样实现的，一种应用于多电源FPGA的上电复位电路，所述电路包括侦测电源上电的电阻分压电路，与所述电阻分压电路相连的反相器，与所述反相器的输出端相连的施密特反相器，所述施密特反相器包括控制其电源开关的NMOS管，所述上电复位电路还包括上电时控制所述施密特反相器输出的开关PMOS管，所述开关PMOS管与所述施密特反相器相连。进一步地，所述电路还包括与所述施密特反相器相连的1. 8V的PMOS管P7和1. 8V的NMOS管N7。在本技术中，在以往的复位电路的基础上，在施密特反相器的电源端引入电源电压控制的NMOS管，同时，在施密特反相器的输出端引入电源电压控制的PMOS管作为下拉管，消除在上电过程中，由于施密特反相器没有开启而导致的输出三态。这样，就避免了现有的上电复位电路存在设计不合理时，可能导致产生的复位信号电平错误，从而对内部电路造成异常或损坏的问题。附图说明图1是本技术实施例提供的上电复位电路的结构框图；图2是本技术实施例提供的上电复位电路的电路结构图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。图1示出了本技术实施例提供的上电复位电路的结构，该电路包括侦测电源上电的电阻分压电路11，与所述电阻分压电路11相连的的反相器12，与所述反相器123的输出端相连的施密特反相器13，所述施密特反相器13包括控制其(施密特反相器13)电源开关的NMOS管。所述上电复位电路还包括上电时控制所述施密特反相器13输出的开关 PMOS管14，所述开关PMOS管14与所述施密特反相器13的输出端相连。参阅图2，本技术实施例提供的上电复位电路的电路结构，其中，VCCAUX为 3. 3V电源电压，VCCINT为1.8V电源电压。Ρ(ΓΡ6，以及Ρ9是3. 3V的PMOS管，Ν0 Ν6为3. 3V 的匪OS管，Ρ7 Ρ8为1. 8V的PMOS管，Ν7 Ν8为1. 8VW0S管。Ν6是VCCINT接入施密特反相器的开关，由VCCAUX控制，即当VCCAUX上电到使Ν6开启时，VCCINT才能作用于施密特反相器。Ρ9是VCCAUX控制的开关下拉管，即当VCCAUX上电初期，实现下拉功能；当VCCAUX 上电到使Ρ9关闭时，电路正常工作。Ρ(ΓΡ1，Ν(ΓΝ1构成分压电路，用于控制VCCAUX的上电复位信号的触发点。Ρ3和Ν2 构成的反相器对分压后的信号进行整形。Ρ4>6，Ν3 Ν5构成施密特反相器，实现VCCAUX到 VCCINT的电平转换，同时，对经过Ρ3和Ν2构成的反相器输出下降沿波形的整形。Ρ7和Ν7， 以及Ρ8和Ν8用于对施密特输出的上电复位信号进一步整形，可根据实际输出需要上升沿或下降沿而选择只接入Ρ7和Ν7，还是Ρ7和Ν7以及Ρ8和Ν8都接入。因为存在多电源上电，因此上电顺序的不同对上电复位电路的影响也不同。若 VCCAUX先上电，则Ν6处于开启状态，此时，若VCCINT没上电，则C点作为后续反相器的输入会存在不定态，若C点在VCCINT上电时处于一个中间态，则会导致输出不正确的上电复位信号，为了避免这种情况出现，加入Ρ9作为VCCAUX控制的下拉开关管，这样，即使VCCINT 没上电，由于VCCAUX上电初期对C进行了下拉而使该点处于所需的低电平。若VCCINT先上电，则由于VCCAUX没有开启Ν6而不会影响C点的初始电位，使之保持为低电平。此时， 加入Ρ9可以更明确的在VCCAUX上电时，使C点的初始态为确定的低电平。在同时需要3. 3V和1.8V电源电压的FPGA中，3. 3V的上电过程要转化为1. 8V的信号送入电路中。该结构在施密特反相器的电源端引入3. 3V电源电压控制的NMOS管，作为1. 8V信号转化的开关，同时，在施密特反相器的输出端引入3. 3V电源电压控制的PMOS 管作为下拉管，消除在上电过程中，由于施密特反相器没有开启而导致的输出三态。以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本技术的保护范围之内。权利要求1.一种应用于多电源FPGA的上电复位电路，其特征在于，所述电路包括侦测电源上电的电阻分压电路，与所述电阻分压电路相连的反相器，与所述反相器的输出端相连的施密特反相器，所述施密特反相器包括控制其电源开关的NMOS管，所述上电复位电路还包括上电时控制所述施密特反相器输出的开关PMOS管，所述开关PMOS管与所述施密特反相器相连。2.根据权利要求1所述的应用于多电源FPGA的上电复位电路，其特征在于，所述电路还包括与所述施密特反相器相连的1. 8V的PMOS管P7和1. 8V的NMOS管N7。3.根据权利要求2所述的应用于多电源FPGA的上电复位电路，其特征在于，所述电路还包括与所述施密特反相器相连的1. 8V的PMOS管P8和1. 8V的NMOS管N8。专利摘要本技术适用于集成电路领域，提供了一种应用于多电源FPGA的上电复位电路，所述电路包括侦测电源上电的电阻分压电路，与所述电阻分压电路相连的反相器，与所述反相器的输出端相连的施密特反相器，所述施密特反相器包括控制其电源开关的NMOS管，所述上电复位电路还包括上电时控制所述施密特反相器输出的开关PMOS管，所述开关PMOS管与所述施密特反相器相连。在本技术中，在以往的复位电路的基础上，通过施密特反相器的电源端引入电源电压控制的NMOS管，同时，在施密特反相器的输出端引入电源电压控制的PMOS管作为下拉管，这样，就避免了现有上电复位电路所存在的对内部电路造成异常或损坏的问题。文档编号H03K17/22GK202143042SQ201120201069公开日2012年2月8日 申请日期2011年6月15日 优先权日2011年6月15日专利技术者何文明, 姚韡荣 申请人:深圳市国微电子股份有限公司本文档来自技高网...

【技术保护点】
１．一种应用于多电源ＦＰＧＡ的上电复位电路，其特征在于，所述电路包括：侦测电源上电的电阻分压电路，与所述电阻分压电路相连的反相器，与所述反相器的输出端相连的施密特反相器，所述施密特反相器包括控制其电源开关的ＮＭＯＳ管，所述上电复位电路还包括上电时控制所述施密特反相器输出的开关ＰＭＯＳ管，所述开关ＰＭＯＳ管与所述施密特反相器相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：姚韡荣，何文明，
申请(专利权)人：深圳市国微电子股份有限公司，
类型：实用新型
国别省市：94