半导体器件制作方法技术

本发明专利技术公开了一种半导体器件制作方法，该方法包括：提供半导体衬底，所述半导体衬底包括冗余金属区和非冗余金属区；在所述半导体衬底上形成介质层；减薄所述非冗余金属区上的介质层；刻蚀所述介质层以形成冗余金属槽和金属导线槽，所述冗余金属槽的深度小于所述金属导线槽的深度；在所述冗余金属槽和金属导线槽内以及介质层上沉积金属层；以及进行化学机械研磨工艺，直至去除所述冗余金属槽内部分或全部的金属层。本发明专利技术在达到均匀的研磨效果的前提下，减小甚至完全消除了冗余金属填充引入的金属层内和金属层间的耦合电容。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，特别涉及一种。
技术介绍
随着半导体芯片的集成度不断提高，晶体管的特征尺寸随之不断缩小。当进入到 130纳米技术节点之后，受到铝的高电阻特性的限制，铜互连逐渐替代铝互连成为金属互连的主流。由于铜的干法刻蚀工艺不易实现，铜互连线的制作方法不能像铝互连线那样通过刻蚀金属层而获得，现在广泛采用的铜互连线的制作方法是称作大马士革工艺的镶嵌技术。该大马士革工艺包括只制作金属导线的单大马士革工艺和同时制作通孔(也称接触孔)和金属导线的双大马士革工艺。具体的说，单大马士革结构(也称单镶嵌结构)仅是把单层金属导线的制作方式由传统的方式(金属刻蚀+介质层填充)改为镶嵌方式(介质层刻蚀+金属填充)，而双镶嵌结构则是将通孔以及金属导线结合在一起，如此只需一道金属填充步骤。制作双镶嵌结构的常用方法一般有以下几种全通孔优先法(Full VIA First)、 半通孔优先法(Partial VIA First)、金属导线优先法(Full Trench First)以及自对准法 (Self-alignment method)。如图1所示，现有的一种金属导线制作工艺包括如下步骤首先，在半导体衬底 100上首先沉积介质层110 ；然后通过光刻和刻蚀工艺在介质层110中形成金属导线槽； 随后沉积金属层，所述金属层填充到金属导线槽内并且在所述介质层110表面也沉积了金属；接着，进行化学机械研磨(CMP)工艺去除所述介质层110上的金属，从而在所述金属导线槽内制成了金属导线140。如上所述，在大马士革工艺中需要利用化学机械研磨工艺，以最终形成镶嵌在介质层110中的金属导线140。然而，因为金属和介质层材料的移除率一般不相同，因此对研磨的选择性会导致不期望的凹陷(dishing)和侵蚀(erosion)现象。凹陷时常发生在金属减退至邻近介质层的平面以下或超出邻近介质层的平面以上，侵蚀则是介质层的局部过薄。凹陷和侵蚀现象易受图形的结构和图形的密度影响。因此，为了达到均勻的研磨效果，要求半导体衬底上的金属图形密度尽可能均勻，而产品设计的金属图形密度常常不能满足化学机械研磨均勻度要求。目前，解决的方法是在版图的空白区域填充冗余金属图案来使版图的图形密度均勻化，从而在介质层110中形成金属导线140的同时还形成冗余金属(dummy metal) 150，如图2所示。但是，冗余金属虽然提高了图形密度的均勻度，但是却不可避免地引入了额外的金属层内和金属层间的耦合电容。
技术实现思路
本专利技术提供一种，以减小或完全消除了冗余金属填充引入的金属层内和金属层间的耦合电容。为解决上述技术问题，本专利技术提供一种半导体器件的制作方法，包括提供半导体衬底，所述半导体衬底包括冗余金属区和非冗余金属区；在所述半导体衬底上形成介质层；减薄所述非冗余金属区上的介质层；刻蚀所述介质层以形成冗余金属槽和金属导线槽，所述冗余金属槽的深度小于所述金属导线槽的深度；在所述冗余金属槽和金属导线槽内以及介质层上沉积金属层；以及进行化学机械研磨工艺，直至去除所述冗余金属槽内部分或全部的金属层。可选的，在所述的半导体器件的制作方法中，刻蚀所述介质层以形成冗余金属槽和金属导线槽的步骤包括同时刻蚀所述冗余金属区和非冗余金属区上的介质层，以同时形成冗余金属槽和金属导线槽。可选的，在所述的半导体器件的制作方法中，刻蚀所述介质层以形成冗余金属槽和金属导线槽的步骤包括刻蚀所述非冗余金属区上的介质层形成通孔；同时刻蚀所述冗余金属区和非冗余金属区上的介质层，以同时形成冗余金属槽和金属导线槽。可选的，在所述的半导体器件的制作方法中，刻蚀所述介质层以形成冗余金属槽和金属导线槽的步骤包括在所述介质层上形成硬掩膜层；刻蚀所述硬掩膜层形成硬掩膜层槽并去除所述冗余金属区上的硬掩膜层；刻蚀所述非冗余金属区上的介质层以在所述硬掩膜层槽的位置形成通孔；同时刻蚀所述冗余金属区和非冗余金属区上的介质层，以同时形成冗余金属槽和金属导线槽。本专利技术在沉积介质层后，先减薄非冗余金属区上的介质层，然后再刻蚀所述介质层以形成冗余金属槽和金属导线槽，使得所述冗余金属槽的深度小于所述金属导线槽的深度，并利用化学机械研磨工艺去除所述冗余金属槽内全部或部分的金属层，从而在所述金属导线槽内形成金属导线，在达到均勻的研磨效果的前提下，减小或完全消除了冗余金属填充引入的金属层内和金属层间的耦合电容。附图说明图1为现有的一种半导体器件的结构示意图；图2为现有的另一种半导体器件的结构示意图；图3为本专利技术的半导体器件的制作方法的流程示意图；图4A 4E为本专利技术实施例一的半导体器件的制作方法中各步骤对应的器件的剖面结构示意图；图5A 5F为本专利技术实施例二的半导体器件的制作方法中各步骤对应的器件的剖面结构示意图；图6A 6H为本专利技术实施例三的半导体器件的制作方法中各步骤对应的器件的剖面结构示意图。具体实施例方式在
技术介绍
中已经提及，冗余金属虽然提高了图形密度的均勻度，但是却引入了额外的金属层内和金属层间的耦合电容，电容可由下列公式计算 其中，ε C1为真空介电常数；、为介质介电常数；S为相对的金属面积；d为的金属间距离。由此可见，减少金属的相对面积和增加金属间距离可以减小电容。也就是说，减小冗余金属的体积可以减小由于添加冗余金属而引入的额外的金属间的耦合电容。为此，本专利技术在沉积介质层后，先减薄非冗余金属区上的介质层，然后再刻蚀所述介质层以形成冗余金属槽和金属导线槽，所述冗余金属槽的深度小于所述金属导线槽的深度，并利用化学机械研磨工艺去除所述冗余金属槽内全部或部分的金属层，从而在所述金属导线槽内形成金属导线，本专利技术在达到均勻的研磨效果的前提下，减小或完全消除了冗余金属填充引入的金属层内和金属层间的耦合电容。请参考图3，其为本专利技术的半导体器件的制作方法的流程示意图。如图3所示，所述半导体器件的制作方法包括如下步骤步骤S310 提供半导体衬底，所述半导体衬底包括冗余金属区和非冗余金属区；步骤S320 在所述半导体衬底上形成介质层；步骤S330 减薄所述非冗余金属区上的介质层；步骤S340 刻蚀所述介质层以形成冗余金属槽和金属导线槽，所述冗余金属槽的深度小于所述金属导线槽的深度；步骤S350 在所述冗余金属槽和金属导线槽内以及介质层上沉积金属层；步骤S360 进行化学机械研磨工艺，直至去除所述冗余金属槽内部分或全部的金属层，以在所述金属导线槽内形成金属导线。以下结合剖面示意图分别对本专利技术提出的作进一步的详细说明。实施例一如图4A所示，首先，提供半导体衬底400，该半导体衬底400包括冗余金属区402 和非冗余金属区401，所述冗余金属区402之外的半导体衬底区域即为非冗余金属区401。 其中，所述半导体衬底400中形成有金属布线(图中未示出)。由于本专利技术主要涉及金属镶嵌结构的制作工艺，所以对在半导体衬底400中形成金属布线的过程不予介绍，但是本领域技术人员对此仍是知晓的。继续参考图4A，接着，在半导体衬底400上形成介质层410。其中，所述介质层410 优选为低介电常数(K)介质层，以减小其寄生电容与金属铜的电阻电容延迟，满足快速导电的要求。较佳的，所述介质层410采用应用材料(Applied Materials)公司的商标为黑钻石(b本文档来自技高网...

【技术保护点】
１．一种半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底包括冗余金属区和非冗余金属区；在所述半导体衬底上形成介质层；减薄所述非冗余金属区上的介质层；刻蚀所述介质层以形成冗余金属槽和金属导线槽，所述冗余金属槽的深度小于所述金属导线槽的深度；在所述冗余金属槽和金属导线槽内以及介质层上沉积金属层；以及进行化学机械研磨工艺，直至去除所述冗余金属槽内部分或全部的金属层。

【技术特征摘要】

【专利技术属性】
技术研发人员：毛智彪，胡友存，戴韫青，王剑，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：31