半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，该半导体器件包括：半导体基板，其包括由器件隔离膜限定的有源区；位线孔，其设置在所述半导体基板的顶部上；氧化物膜，其设置在所述位线孔的侧壁处；以及位线导电层，其埋入在包括氧化物膜的所述位线孔中。位线间隔物由氧化物膜来形成，从而减小了寄生电容。存储节点触点形成为线型，从而确保了图案化裕量。存储节点触点插塞由浓度不同的多晶硅形成，从而减小了漏电流。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地说，涉及一种包括位线的。
技术介绍
最近，虽然半导体存储器件(特别是动态随机存取存储器(dynamic random access memory, DRAM)需要具有大容量，但是由于在增大芯片尺寸方面受到的限制，每个预定晶片尺寸的DRAM单元(cell，又称为晶胞)数量的增加是有限的。如果芯片尺寸增大，则每片晶片上的芯片数量减少并且器件的生产率也降低。因此，最近已经改变单元布局以使单元面积减小，并且正在研究将更多存储单元集成至一个晶片内。为了保护位线的侧壁，包括氮化物膜的间隔物已被广泛使用。然而，由于氮化物膜具有高的介电常数，所以增加了位线中的寄生电容。此外，当形成存储节点触点和位线时，两个存储节点触点是一次形成的。在执行镶嵌(damascene)工序以形成位线时，存储节点触点被分为两个触点。然而，当蚀刻存储节点触点孔时，覆盖工序用来降低存储电极和源极区域之间的接触电阻值。此外，当利用镶嵌工序形成位线钨时，包括钨回蚀工序。在钨回蚀工序中，存储节点触点插塞的多晶硅一起被蚀刻。
技术实现思路
本专利技术的各种实施例旨在提供一种，该半导体器件包括位线间隔物，其由氧化物膜形成以减小寄生电容；存储节点触点，其形成为线型以确保图案化裕量；以及存储节点触点插塞，其由不同浓度的多晶硅形成，从而减小漏电流。根据本专利技术的实施例，一种半导体器件包括半导体基板，其包括由器件隔离膜限定的有源区；位线孔，其设置在所述半导体基板的顶部上；氧化物膜，其设置在所述位线孔的侧壁处；以及位线导电层，其埋入到包括氧化物膜的所述位线孔中。位线间隔物由氧化物膜来形成，从而减小寄生电容。所述半导体器件还包括存储节点触点孔，其形成为与所述位线孔相邻并与所述半导体基板连接；以及存储节点触点插塞，其埋入在所述存储节点触点孔中。所述存储节点触点插塞包括低浓度触点插塞，其设置在所述存储节点触点孔的底部；以及高浓度触点插塞，其设置在所述存储节点触点孔中的低浓度触点插塞的顶部，从而减小漏电流，如GIDL。所述氧化物膜设置在所述存储节点触点插塞的侧壁处，形成在所述低浓度触点插塞中的所述氧化物膜的厚度比形成在所述高浓度触点插塞中的所述氧化物膜的厚度厚。对位线导电层执行回蚀工序，从而防止多晶硅层被蚀刻。所述存储节点触点孔具有与所述位线相交的线型，从而确保图案化裕量。所述半导体器件还包括连接插塞(landing plug)，其包括多晶硅并且设置在所述半导体基板的顶部和所述位线孔的底部中。所述半导体器件还包括位线硬掩模，其设置在所述位线孔中的位线导电层上，从而使所述位线导电层绝缘。所述位线导电层包括阻挡金属层，其形成在所述位线孔的表面上；以及导电层， 其埋入在包括所述阻挡金属层的所述位线孔中。所述半导体器件还包括埋入式栅极，其以预定深度埋入在所述半导体基板的有源区和器件隔离膜中，从而减小位线的寄生电容。根据本专利技术的实施例，一种半导体器件的制造方法包括在半导体基板中形成限定有源区的器件隔离膜；在所述半导体基板的顶部上形成位线孔；在所述位线孔的侧壁处形成氧化物膜；以及将位线导电层埋入在包括所述氧化物膜的所述位线孔中。位线间隔物由氧化物膜来形成，以减小寄生电容。在所述位线孔的侧壁处形成所述氧化物膜的步骤包括执行干式氧化工序或自由基氧化工序。该方法还包括在所述位线孔的侧壁处形成所述氧化物膜之后，对所述位线孔执行回蚀工序，以移除设置在所述位线孔的底部的所述氧化物膜，从而使设置在所述位线孔的底部中的连接插塞露出。该方法还包括在形成所述位线孔之前，在所述半导体基板的顶部上形成存储节点触点插塞。执行形成所述位线孔的步骤以将所述存储节点触点插塞分隔开，从而改善图案化裕量。形成所述存储节点触点插塞的步骤包括形成使所述半导体基板露出的存储节点触点孔；在所述存储节点触点孔中埋入多晶硅；对所述多晶硅执行低浓度离子注入工序以形成低浓度多晶硅层；以及对所述多晶硅执行高浓度离子注入工序以形成高浓度多晶硅层。形成所述存储节点触点插塞的步骤包括形成使所述半导体基板露出的存储节点触点孔在所述存储节点触点孔的底部埋入多晶硅；对所述多晶硅执行低浓度离子注入工序以形成低浓度多晶硅层；在低浓度多晶硅层的顶部埋入多晶硅；以及对所述多晶硅执行高浓度离子注入工序，以在所述低浓度多晶硅层的顶部上形成高浓度多晶硅层。在所述位线的侧壁处形成所述氧化物膜的步骤包括将所述存储节点触点插塞的侧壁氧化，并且所述低浓度多晶硅层的氧化物膜的厚度比所述高浓度多晶硅层的氧化物膜的厚度厚。在所述位线导电层的回蚀工序中，需要保护多晶硅层。所述存储节点触点孔形成为具有与所述位线相交的线型，从而确保图案化裕量。该方法还包括在形成所述位线导电层之后，在所述位线孔中的位线导电层的顶部上形成位线硬掩模，从而保护所述位线导电层。形成所述位线导电层的步骤包括在所述位线孔的表面上形成阻挡金属层；以及将导电层埋入在包括所述阻挡金属层的位线孔中。该方法还包括在形成所述位线孔之前，在所述单元区域的半导体基板中形成埋入式栅极。附图说明图1是示出根据本专利技术的实施例的半导体器件的平面图。图2至图9是示出根据本专利技术的实施例的半导体器件的制造方法的截面图。具体实施例方式下面，参考附图详细描述本专利技术。图1是示出根据本专利技术的实施例的半导体器件的平面图。参考图1，在半导体基板10中设置限定有源区12的器件隔离膜14。栅极40形成为沿水平方向穿过有源区12。位线30形成为沿竖直方向穿过有源区12。沿平行于栅极40 的方向，在相邻的栅极40之间的间隔中设置线型存储节点触点20。栅极40是埋入在限定于半导体基板10中的凹陷部中的埋入式栅极。位线30借助于镶嵌工序来形成。在镶嵌工序中，存储节点触点20被相互分隔开。图2至图9是示出根据本专利技术的实施例的半导体器件的制造方法的截面图。在图 2至图9中，(a)是沿图1中的线A-A'所截取的截面图，(b)是沿图1中的线B-B'所截取的截面图。参考图2，在半导体基板10中形成限定有源区12的器件隔离膜14。为了形成器件隔离膜14，在半导体基板10中形成沟槽(例如，浅沟槽隔离(shallow trench isolation, STI)工序)之后，用诸如氧化物膜等绝缘膜填充沟槽，从而获得器件隔离膜14。器件隔离膜14可以包括氧化物膜。在半导体基板10和器件隔离膜14之间的界面上，可以额外地形成包括氧化物膜或氮化物膜的衬垫(liner)层18。在半导体基板10中形成埋入式栅极40。在半导体基板10的有源区12和器件隔离膜14中形成限定凹陷部区域的硬掩模(未示出)之后，用硬掩模来蚀刻有源区12和器件隔离膜14以形成具有预定深度的凹陷部42。将栅电极44材料埋入在凹陷部42的底部中，并且将覆盖层46埋入在凹陷部42的顶部中以使栅电极44绝缘。栅电极44包括例如钨(W)和钛(Ti)等任意金属、氮化钛(TiN)以及多晶硅。覆盖层46包括氮化物膜和氧化物膜。当形成埋入式栅极时，可以有效地减小位线和栅极之间的寄生电容。在移除硬掩模(未示出)之后，在移除了硬掩模的间隔中形成连接(landing)插塞16。连接插塞16可以包括导电材料，例如多晶硅。可以在包括埋入式栅极40和连接插塞16在内的半导体基板10的顶部上形成层间介电膜22本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：半导体基板，其包括由器件隔离膜限定的有源区；位线孔，其设置在所述半导体基板上方；间隔物，其设置在所述位线孔的侧壁处，所述位线间隔物包括氧化物而无氮化物；以及位线导电层，其形成于包括氧化物膜的所述位线孔中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：权世仁，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR