半导体器件及其制造方法技术

本申请公开了一种半导体器件及其制造方法，该器件包括：SOI衬底；半导体鳍片，形成于SOI衬底上，鳍片包括立于SOI衬底表面相对的第一侧面和第二侧面，第二侧面相对于第一侧面的中间位置具有凹槽，凹槽背离第一侧面开口；沟道区，形成于鳍片上第一侧面与第二侧面的凹槽之间；源区和漏区，形成于鳍片上沟道区的两侧；栅堆叠，与鳍片的第一侧面邻接形成在SOI衬底上；其中，栅堆叠包括：第一栅介质层，背离第一侧面且与沟道区邻接形成；第一导体层，背离第一侧面且与第一栅介质层邻接形成；第二栅介质层，背离第一侧面且与第一导体层的侧面邻接形成；第二导体层，背离第一侧面与第二栅介质层的侧面邻接形成。本发明专利技术的实施例适用于FinFET的制造。

【技术实现步骤摘要】

本专利技术涉及一种，更具体地，涉及在SOI (Semiconductor On hsulator，绝缘体上半导体)衬底上形成的用作非挥发性存储单元(NVM)的FinFET (鳍式场效应晶体管)。
技术介绍
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET) 的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。在MOSFET的尺寸按比例缩小时，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。常规的平面MOSFET包括由栅电极、栅介质层和半导体层构成的三明治结构，在半导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源/漏区。在源/漏区上可以形成硅化物层，利用通孔将硅化物层与源/漏电极相连，从而减小了器件的寄生电阻和寄生电容。平面MOSFET受到短沟道效应的不利影响，导致器件的阈值电压随沟道长度的变化而波动。为了抑制短沟道效果，在Chenming Hu等人的美国专利US6，413，802中公开了在 SOI上形成的FinFET，包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各个侧面上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。然而，在常规的FinFET中，由于在源/漏区之间存在着与源/漏区平行延伸的栅极，并且源/漏区与栅极之间的距离很近，因此在源/漏区和栅极之间存在着电容耦合，导致了寄生电阻和寄生电容较大的问题。源/漏区和栅极之间的电容耦合限制了器件设计的自由度。如果希望减小寄生电阻，则需要增加源/漏区的厚度。然而，源/漏区厚度的增加将导致源/漏区与栅极之间的耦合面积增加，从而导致寄生电容的增加，反之亦然。因此，本领域的技术人员还不能利用常规的FinFET结构实现寄生电阻和寄生电容的同时减小。结果，在常规的FinFET中，由于时间常数RC的值较大而导致延迟增加，进而降低了器件的开关速度。本专利技术人在美国专利US7，087，952提出了使用FinFET的一种NVM，其中每一个 FinFET包括位于半导体鳍片一侧上的控制栅极以位于半导体鳍片相对的另一侧上的浮栅。 在浮栅型存储器中，电荷从衬底隧穿通过第一栅介质层，到达并储存在浮栅中，在未供电的情况下仍然可以保存。电荷的数量影响FinFET的阈值电压(Vth)，从而可以区分逻辑值1 或0。本专利技术人在美国专利US7，619，276提出了使用FinFET的另一种NVM，其中每一个 FinFET包括位于半导体鳍片一侧上的浮栅，以及位于半导体鳍片两侧上的控制栅极，并且沿着鳍片延伸方向的控制栅极长度大于浮栅长度。然而，在上述使用FinFET的NVM中，仍然存在着常规的FinFET中的问题。由于在源/漏区和栅极之间存在着电容耦合，使得NVM的存取速度较低。
技术实现思路
本专利技术的目的是提供一种能够抑制短沟道效应并提高存取速度的NVM器件。本专利技术的另一目的是进一步提供利用应力提高器件性能的NVM器件。根据本专利技术的一方面，提供一种半导体器件，包括S0I衬底；半导体鳍片，形成于 SOI衬底上，鳍片包括立于SOI衬底表面相对的第一侧面和第二侧面，第二侧面相对于第一侧面的中间位置具有凹槽，凹槽背离第一侧面开口 ；沟道区，形成于鳍片上第一侧面与第二侧面的凹槽之间；源区和漏区，形成于鳍片上沟道区的两侧；栅堆叠，与鳍片的第一侧面邻接形成在SOI衬底上；其中，栅堆叠包括第一栅介质层，背离第一侧面且与沟道区邻接形成；第一导体层，背离第一侧面且与第一栅介质层邻接形成；第二栅介质层，背离第一侧面且与第一导体层的侧面邻接形成；第二导体层，背离第一侧面与第二栅介质层的侧面邻接形成。根据本专利技术的另一方面，提供了一种制造半导体器件的方法，包括提供SOI衬底；在SOI衬底上形成半导体鳍片，鳍片包括立于SOI衬底表面且相对的第一侧面和第二侧面；在SOI衬底上形成栅堆叠，包括背离第一侧面且与沟道区邻接形成第一栅介质层； 背离第一侧面且与第一栅介质层邻接形成第一导体层；背离第一侧面且与第一导体层的侧面邻接形成第二栅介质层；背离第一侧面与第二栅介质层的侧面邻接形成第二导体层；在鳍片两端形成源区和漏区；在鳍片上与第二侧面邻接的位置进行刻蚀使得第二侧面形成凹槽，凹槽相对于第一侧面的中间位置且背离第一侧面开口，则在第一侧面与凹槽之间形成了沟道区。该半导体器件用作NVM，其中栅堆叠中的第一导体层用作存储电荷的浮栅，第二导体层用作控制栅。应当注意，本专利技术的半导体器件包含半导体鳍片，但其结构不同于常规的FinFET， 因为其栅极仅设置在鳍片的一个侧面上并背离鳍片延伸，而常规的FinFET设置成双栅结构并包围鳍片的中间部分的沟道区。而且，源/漏区设置在鳍片的两端，朝着与栅极的延伸方向相反的方向延伸。在本专利技术的半导体器件中没有包括在源/漏区之间与源/漏区平行延伸的栅极， 因此不存在源/漏区与栅极之间的电容耦合，从而减小了寄生电容。进一步地，本专利技术的半导体器件允许通过使用较厚的源/漏区而减小寄生电阻。由于源区和漏区的厚度大于沟道区，能够减小载流子的传导路径长度，从而进一步减小与寄生电容和寄生电阻有关的寄生作用。另外，还可以在源/漏区中形成应力层，用来增加沟道区的应力，能够提高载流子的迁移率，从而进一步提高器件的开关速度。为了有效地控制短沟道效应，自对准沟道区非常薄约为5-40nm。并且，在优选的工艺中，利用超陡后退阱(SSRW)工艺进一步减小了沟道区的厚度。即使仅在沟道的一侧设置栅极，沟道区仍然可以受到栅极的完全控制，从而减小了短沟道效应的影响。在最佳的实施例中，利用鳍片结构的沟道区抑制了沟道效应，利用沿相反方向背离鳍片延伸的栅极、源/漏区减小了寄生电容和寄生电阻，同时利用应力层提高了沟道区中载流子的迁移率。因而，本专利技术的半导体器件提高了 NVM的存取速度和阈值电压，并且还降低了器件的功耗。附图说明图IA和IB是示意性说明根据本专利技术的半导体器件的结构的三维透视图和俯视图，线A-A'、1-1’和2-2’表示以下截面图的截取位置。图2-9是根据本专利技术的制造半导体器件的方法的各个步骤所形成的半导体结构沿A-A'线的截面图，其中示出了形成鳍片区域和栅极区域的各个步骤。图10-16是根据本专利技术的制造半导体器件的方法的后续步骤所形成的半导体结构沿1-1'线的截面图，其中示出了形成源/漏区的各个步骤。图17-18是根据本专利技术的制造半导体器件的方法的后续步骤所形成的半导体结构沿A-A'线的截面图，其中示出了形成沟道区的各个步骤。图19A、19B、20A、20B分别是根据本专利技术的制造半导体器件的方法的后续步骤所形成的半导体结构沿A-A'线和2-2'线的截面图，其中示出了在源/漏区和栅极上形成硅化物层的各个步骤。具体实施例方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：ＳＯＩ衬底；半导体鳍片，形成于所述ＳＯＩ衬底上，所述鳍片包括立于所述ＳＯＩ衬底表面相对的第一侧面和第二侧面，所述第二侧面相对于第一侧面的中间位置具有凹槽，所述凹槽背离所述第一侧面开口；沟道区，形成于所述鳍片上第一侧面与第二侧面的凹槽之间；源区和漏区，形成于所述鳍片上所述沟道区的两侧；栅堆叠，与所述鳍片的第一侧面邻接形成在所述ＳＯＩ衬底上；其中，所述栅堆叠包括：第一栅介质层，背离所述第一侧面且与所述沟道区邻接形成；第一导体层，背离所述第一侧面且与所述第一栅介质层邻接形成；第二栅介质层，背离所述第一侧面且与所述第一导体层的侧面邻接形成；第二导体层，背离所述第一侧面与所述第二栅介质层的侧面邻接形成。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，骆志炯，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11