一种使用球形沟槽的功率器件及其制造方法技术

本发明专利技术公开了一种使用球形沟槽的功率器件。圆形或者椭圆形的沟槽底部，使得电场的分布更加分散，降低了凹槽底部的最大电场。在沟道处使用薄的栅介质层，在圆形或椭圆形的沟槽底部使用厚的栅介质层，减小了栅极寄生电容，从而降低了开关功耗，提高了器件的开关速度。同时，本发明专利技术还公开了一种使用球形沟槽的功率器件的制造方法，采用牺牲介质层保护栅极处的硅表面，使沟道处的薄栅介质层可以自对准地形成，工艺过程简单，降低了生产成本。

【技术实现步骤摘要】

本专利技术涉及一种沟槽型功率器件及其制造方法，特别涉及，属于半导体功率器件领域。
技术介绍
随着微电子技术的不断发展，功率MOS晶体管以其输入阻抗高、低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等优点，逐渐替代双极型器件成为当今功率器件发展的主流。现在的功率器件主要有平面扩散型MOS晶体管(LDMOS)和沟槽型MOS晶体管(Trench M0S)等类型。沟槽型MOS晶体管因为采用了垂直的沟道，器件的面积可以比平面扩散型MOS晶体管大很多，因此其电流密度可以得到很大的提高。但是沟槽型MOS晶体管管的栅极和漏极的重合面积比较大，导致栅极寄生电容增大，这使得沟槽型MOS晶体管在导通、关闭时的功耗上升。为了降低沟槽型MOS晶体管栅极与漏极之间的寄生电容，美国专利6，882，004B2 中提出了先将MOS晶体管的沟槽深度延长，再形成做填充用的多晶硅，然后形成栅极的方法，其工艺过程为首先，提供一个半导体衬底，所述半导体衬底包括具有第一种掺杂类型的硅层101 和具有第二种掺杂类型的硅层102，所述第一种掺杂类型为η型或ρ型，所述第二种掺杂类型为P型或η型。然后在提供的半导体衬底上形成器件的凹槽区域103，接着形成一层场氧化层104，比如为二氧化硅。再淀积氮化硅材料105作为填充介质，并对氮化硅进行刻蚀，使得氮化硅的表面低于硅层102的表面。然后对场氧化层104进行刻蚀，形成如图Ia所示的结构。接下来，形成一层栅氧化层106，比如为氧化硅。接着，在凹槽区域内填充多晶硅材料107，并对多晶硅进行回刻。然后，对栅氧化层106进行刻蚀形成如图Ib所示的结构。接下来，剥除剩余的氮化硅材料105，然后形成一层绝缘氧化物108，绝缘氧化物 108覆盖栅氧化层106和场氧化层104，如图Ic所示。接下来，淀积一层多晶硅材料109，然后对多晶硅109和绝缘氧化物108进行刻蚀， 然后淀积多晶硅材料110，将之前刻蚀形成的凹槽区域103完全填满，如图Id所示。最后，形成器件的源区，并形成金属接触电极，该工艺是业界所熟知的，在此我们没有画图示出。美国专利6，882，004Β2中提出的功率器件可以使得栅极与漏极之间的寄生电容得到降低。但是其制造工艺过程复杂，而且电场集中于凹槽和主结的交汇处，容易击穿。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种功率器件，该功率器件可以改善现有沟槽型功率器件栅极寄生电容大、容易击穿的问题。为达到本专利技术的上述目的，本专利技术提出了一种使用球形沟槽的N型MOS器件，包括一个半导体衬底；位于所述半导体衬底部的漏区；位于所述半导体衬底内的凹槽结构；覆盖在所述凹槽之内的栅极；位于所述栅极与半导体衬底之间的栅介质层；位于所述凹槽两侧的，衬底顶部的源区；将所述源区和漏区隔开的P型掺杂阱；以及将所述P型掺杂阱引出到半导体衬底顶部的高浓度P型掺杂区。进一步地，所述凹槽的下半部分嵌在漏区中并呈圆形或者椭圆形；所述P型掺杂阱被所述凹槽隔开处的垂直表面形成所述功率器件的垂直沟道；位于所述凹槽下半部分处的栅介质层厚度明显厚于所述垂直沟道处的栅介质层厚度；所述栅介质层是氧化硅或者氮化硅，其厚度为1-50纳米。更进一步地，所述栅极覆盖在所述栅介质层之上，并填充满整个凹槽；或者所述凹槽的下半部分被绝缘介质填充，所述栅极覆盖在所述绝缘介质之上，所述绝缘介质为氧化硅或者为氮化硅。本专利技术所提出的沟槽型MOS功率器件使用圆形或者椭圆形的沟槽底部，使得电场的分布更加分散，降低了凹槽底部的最大电场。同时，在沟道处使用薄的栅介质层，在圆形或椭圆形的沟槽底部使用厚的栅介质层，使得栅极寄生电容得到减小，从而降低了开关功耗，提高了器件的开关速度。本专利技术还提出了上述沟槽型功率器件的制造方法，包括提供一个半导体衬底；在所述半导体衬底上形成第一种绝缘介质；淀积形成第一层光阻层；掩膜曝光后刻蚀第一种绝缘介质，直至露出半导体衬底；刻蚀半导体衬底形成开口结构；剥除剩余的第一层光阻层；在所述开口内氧化形成一层牺牲介质层；淀积第二种绝缘介质，并对所述第二种绝缘介质进行刻蚀形成侧墙结构；刻蚀所述牺牲介质层暴露出进行后续刻蚀的半导体衬底；沿着已经成型的侧墙结构，使用各向异性的刻蚀技术刻蚀暴露出的半导体衬底；使用各向同性的刻蚀技术继续刻蚀暴露出的半导体衬底，形成器件的凹槽结构；在所述凹槽底部，氧化形成第一层栅氧介质层；淀积第三种绝缘介质，并刻蚀所述第三种绝缘介质使其填充凹槽的下半部分；剥除剩余的第二种绝缘介质和牺牲介质层；在所述凹槽的上部形成第二层栅介质层；在所述凹槽内淀积多晶硅材料，并对所述多晶硅进行刻蚀，使其低于半导体衬底表面；淀积第四种绝缘介质；淀积第二层光刻胶掩膜曝光刻蚀形成源区需掺杂的图形；进行离子注入，形成第一种掺杂类型的源区；剥除剩余的第二层光刻胶淀积第五种绝缘介质；淀积第三层光刻胶掩膜曝光刻蚀形成需掺杂的图形；进行离子注入，形成第二种掺杂类型的掺杂区；剥除剩余的第三层光刻胶；刻蚀第五种、第四种、第一种绝缘介质形成接触孔；形成金属接触。所述的半导体衬底为单晶硅、多晶硅、碳化硅、砷化镓、绝缘体上的碳化硅或者绝缘体上的硅(SOI)。所述的第一种、第二种、第三种、第四种和第五种绝缘介质为Si02、Si3N4 或者它们之间相混合的绝缘材料。所述牺牲介质层、第二层栅介质层为氧化硅或者氮化硅， 其厚度为1-50纳米。所述的第二层栅介质层的厚度明显薄于所述第一层栅介质层的厚度。进一步地，所述第一种掺杂类型为η型掺杂，第二种掺杂类型为P型掺杂；或者，所述第一种掺杂类型为P型掺杂，第二种掺杂类型为η型掺杂。更进一步地，所述第三种绝缘介质的淀积及刻蚀过程可以省略掉，从而后续淀积的多晶硅栅极可以填充满整个凹槽。本专利技术所公开的方法是采用牺牲介质层保护栅极处的硅表面，使沟道处的薄栅介质层可以自对准地形成，工艺过程简单，降低了生产成本。本专利技术所提出的功率器件可以广泛应用于开关电源、显示控制、汽车电子、台式机/笔记本设备、通讯产品、消费电子等领域中，市场前景十分广阔。附图说明图Ia至图Id为美国专利6，882，004Β2中提供的一种沟槽型MOS晶体管的实施例工艺流程图。图加至图2i为本专利技术提供的使用球形沟槽的MOS功率器件的一个实施例的工艺流程图。图3a至图3d为本专利技术提供的使用球形沟槽的MOS功率器件的另一个实施例的工艺流程图。具体实施例方式下面将参照附图对本专利技术的示例性实施方式作详细说明。在图中，为了方便说明， 放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本专利技术的理想化实施例的示意图，本专利技术所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。图2i为本专利技术所公开的一种使用球形沟槽底部的功率器件的一个实施例，它是沿该器件沟道长度方向的截面图。该功率器件包括具有高掺杂浓度的第一种掺杂类型的漏区200a和具有低掺杂浓度的第一种掺杂类型的漏区200b，具有高掺杂浓度的第一种掺杂类型的源区211形成在具有低掺杂浓度的第二种掺杂类型的沟道区200c中，同时，具有高掺杂浓度的本文档来自技高网...

【技术保护点】
１．一种使用球形沟槽的Ｎ型ＭＯＳ功率器件，包括：一个半导体衬底；位于所述半导体衬底部的漏区；位于所述半导体衬底内的凹槽结构；覆盖在所述凹槽之内的栅极；位于所述栅极与半导体衬底之间的栅介质层；位于所述凹槽两侧的，衬底顶部的源区；将所述源区和漏区隔开的Ｐ型掺杂阱；以及将所述Ｐ型掺杂阱引出到半导体衬底顶部的高浓度Ｐ型掺杂区；其特征在于，所述凹槽的下半部分嵌在漏区中并呈圆形或者椭圆形；所述Ｐ型掺杂阱被所述凹槽隔开处的垂直表面形成所述功率器件的垂直沟道；位于所述凹槽下半部分处的栅介质层厚度明显厚于所述垂直沟道处的栅介质层厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：王鹏飞，刘磊，刘伟，
申请(专利权)人：苏州东微半导体有限公司，
类型：发明
国别省市：32