栅驱动晶闸管电路以及静电保护电路制造技术

本发明专利技术提供了栅驱动晶闸管电路以及静电保护电路，所述栅驱动晶闸管电路包括：半导体衬底，位于半导体衬底内且相邻的N阱以及P阱；位于N阱内的第一N+型注入区；位于P阱内的第二N+型注入区；位于N阱上的PMOS晶体管，所述PMOS晶体管包括N阱表面的控制栅，位于控制栅两侧N阱内的P+型源区以及P+型漏区；所述漏区延伸至P阱内与之连接，且与所述第二N+型注入区相隔离；所述源区与第一N+型注入区相隔离；阳极，分别与所述第一N+型注入区、源区电连接；阴极，分别与所述P阱、第二N+型注入区电连接；栅驱动电路，包括分别在所述N阱与控制栅之间以及控制栅与阴极之间正向连接的二极管。本发明专利技术具有持续性降低晶闸管触发电压的能力。

【技术实现步骤摘要】

本专利技术涉及集成电路静电保护电路设计领域，尤其涉及一种栅驱动晶闸管电路以及静电保护电路
技术介绍
如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与所述输入/输出电路相连。晶闸管被经常使用于静电保护电路以防止静电破坏(ESD)，通常将晶闸管的阳极以及阴极分别作为静电保护电路的输入端或输出端，正常工作情况下，晶闸管两极的电势差不超过其触发电压，晶闸管不导通，而在产生ESD静电脉冲时，由于ESD静电脉冲具有大电压，高能量的特性，因此很容易触发晶间管导通，从而经由晶间管释放，实现静电保护的目的。随着集成电路尺寸的日渐缩小，需要触发电压较低的静电放电保护结构来提供更好的静电放电保护，由于目前采用的晶闸管通常具有较高的触发电压，为了降低所述触发电压，一般采用图1所示可调触发电压的晶闸管结构，所述晶闸管包括P型衬底100 ；位于P型衬底100内且相邻的N阱101以及P阱102 ；位于N阱101 内的第一 P+型注入区202 ；位于P阱102内的第二 N+型注入区204 ；通常为了在后端互连工艺中便于引出N阱101以及P阱102，在所述N阱101以及P阱102的表面区域内还分别形成有第一 N+型注入区201以及第二 P+型注入区205，所述第一 N+型注入区201与第一P+型注入区202绝缘隔离，而第二 P+型注入区205与第二 N+型注入区204绝缘隔离； 形成于P阱102上的NMOS晶体管，所述NMOS晶体管包括P阱102表面的控制栅300，位于控制栅300两侧P阱102内的N+型连接区203以及第二 N+型注入区204，所述N+型连接区203延伸至N阱101内，与其电连接；上述各注入区以及连接区之间可以通过浅沟槽隔离 (STI) 700绝缘隔离。在使用时将第一 N+型注入区201与第一 P+型注入区202连接至晶闸管的阳极； 第二 N+型注入区204与第二 P+型注入区205连接至晶闸管的阴极；而NMOS晶体管的控制栅300则置于低于阈值电压使得NMOS晶体管常闭，即N+型连接区203与第二 N+型注入区 204之间不形成导电沟道。图2为上述晶闸管的等效电路图，结合图1以及图2所示，N阱101、P阱102以及第二 N+型注入区204构成NPN型三极管T2，其中根据注入浓度的差异可知，P阱102与第二N+型注入区204构成的PN结为发射极；同理第一 P+型注入区202、N阱101以及P阱102构成PNP型三极管Tl，其中根据注入浓度差异可推断，第一 P+型注入区202与N阱101 构成的PN界面为发射极。相邻的同掺杂类型的区域之间可以视为电连接。所述晶闸 管的等效电路连接如下NPN型三极管T2的发射极连接晶闸管的阴极， 基极连接PNP型三极管Tl的集电极；而集电极经由N阱101的等效电阻Rnwell连接晶闸管的阳极；同时PNP型三极管Tl的基极连接NPN型三极管T2的集电极，发射极连接晶闸管的阳极，集电极经由P阱102的等效电阻Rpwell也连接至晶闸管的阳极。在阳极与阴极之间外加正向偏置电压并超过触发值时，所述偏置电压需在N阱以及P阱间反相击穿，使得上述等效三极管Tl以及三极管T2产生发射极电流，进而能够在晶间管中形成稳定电流。当上述偏置电压逐渐减小，使得阳极、阴极之间的电流也逐渐减小小于维持电流，晶闸管随之关闭。上述晶闸管工作时，NMOS晶体管常闭但可以通过调整控制栅300的电位大小，使得NMOS晶体管中N+型连接区203以及第二 N+型注入区204之间的P阱102中产生弱导电沟道，进而形成漏电流，有助于促进晶闸管的导通。也即可以通过调整控制栅300的电位， 在一定范围内能够调节晶闸管的触发电压。通常为了满足静电释放的需求，晶闸管的触发电压在允许的范围内(大于正常工作时阴、阳极之间的电势差)应当尽可能的小，可以使得产生静电破坏时响应更为灵敏，栅驱动晶闸管电路应予而生。以图1所示二极晶闸管结构为基础，图3提供了一种现有的栅驱动晶闸管。如图3 所示，在晶闸管的阳极以及阴极之间连接RC耦合回路，其中电容C连接阳极而电阻R连接阴极，所述RC耦合回路的耦合节点0连接所述晶闸管的控制栅300。上述栅驱动晶闸管电路的原理如下所述在正常工作时，晶闸管关闭，RC耦合回路的中点的电位与阴极相同；在发生了 ESD静电破坏后，假设ESD静电脉冲产生于晶闸管的阳极，将阴极接地。此时阳极的电位由于ESD静电脉冲将瞬间升高至一个较高电位，RC耦合回路将响应上述阳极的电位变化，使得RC耦合回路的中点也瞬间耦合至较高电位，导致NMOS晶体管的控制栅300电位也被抬高；在NMOS晶体管的控制栅300底部的P阱102内、N+型连接区203与第二 N+型注入区204之间将形成导电沟道，通过所述沟道内，电子易于在N+型连接区203、P阱102以及第二 N+型注入区204之间迁移，而产生漏电流，上述漏电流等效于晶闸管电路中的三极管T2的发射极电流(NPN电流)，有助于晶闸管的触发导通，即等效于降低了晶闸管的触发电压。现有的栅驱动晶闸管电路存在如下问题虽然RC耦合回路中的耦合节点能够响应阳极的电位变化，抬高栅极电位促进晶间管导通，然而上述耦合效果缺乏持续性，因此降低晶闸管的触发电压的效果有限。尤其当ESD静电脉冲的脉宽较长时，栅极电位由于容易迅速回滞，而无法满足整个静电释放过程的需求。
技术实现思路
本专利技术解决的问题是提供一种栅驱动晶闸管电路，触发电压低，响应灵敏，且具有持续性降低晶闸管触发电压的能力。解决现有采用RC耦合回路的栅驱动晶闸管电路不能满足长脉宽ESD静电脉冲放电需求的问题。本专利技术提供的一种栅驱动晶闸管电路，包括半导体衬底，位于半导体衬底内且相邻的N阱以及P阱；位于N阱内的第一 N+型注入区；位于P阱内的第二 N+型注入区；位于N阱上的PMOS晶体管，所述PMOS晶体管包括N阱表面的控制栅，位于控制栅两侧N阱内的P+型源区以及P+型漏区；所述漏区延伸至P阱内与之连接，且与所述第二N+ 型注入区相隔离；所述源区与第一 N+型注入区相隔离；阳极，分别与所述第一 N+型注入区、源区电连接；阴 极，分别与所述P阱、第二 N+型注入区电连接；栅驱动电路，包括分别在所述N阱与控制栅之间以及控制栅与阴极之间正向连接的二极管。可选的，所述N阱内还包括N+型连接区，所述N+型连接区间隔于所述源区以及第一 N+型注入区之间，且分别与源区以及第一 N+型注入区相隔离。在所述N+型连接区与控制栅之间正向连接二极管。所述N阱与控制栅之间连接的二极管的导通压降大于所述PMOS晶体管的阈值电压。可选的，所述P阱内还包括P+型连接区，所述P+型连接区与漏区之间被第二 N+本文档来自技高网...

【技术保护点】
１．一种栅驱动晶闸管电路，其特征在于，包括：半导体衬底，位于半导体衬底内且相邻的Ｎ阱以及Ｐ阱；位于Ｎ阱内的第一Ｎ＋型注入区；位于Ｐ阱内的第二Ｎ＋型注入区；位于Ｎ阱上的ＰＭＯＳ晶体管，所述ＰＭＯＳ晶体管包括Ｎ阱表面的控制栅，位于控制栅两侧Ｎ阱内的Ｐ＋型源区以及Ｐ＋型漏区；所述漏区延伸至Ｐ阱内与之连接，且与所述第二Ｎ＋型注入区相隔离；所述源区与第一Ｎ＋型注入区相隔离；阳极，分别与所述第一Ｎ＋型注入区、源区电连接；阴极，分别与所述Ｐ阱、第二Ｎ＋型注入区电连接；栅驱动电路，包括分别在所述Ｎ阱与控制栅之间以及控制栅与阴极之间正向连接的二极管。

【技术特征摘要】

【专利技术属性】
技术研发人员：单毅，陈晓杰，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31