本发明专利技术提供了栅驱动晶闸管电路以及静电保护电路，所述栅驱动晶闸管电路包括：栅控晶闸管，包括：阳极、阴极以及控制栅；栅驱动电路，包括：正端连接于阳极负端连接于控制栅的二极管，以及正端连接于控制栅负端连接于控制栅底部P阱的二极管。本发明专利技术触发电压低，响应灵敏，且具有持续性降低晶闸管触发电压的能力。
【技术实现步骤摘要】
本专利技术涉及集成电路静电保护电路设计领域，尤其涉及一种栅驱动晶闸管电路以及静电保护电路。
技术介绍
如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常与所述输入/输出电路的输入端和输出端相连。晶闸管被经常使用于静电保护电路以防止静电破坏(ESD)，通常将晶闸管的阳极以及阴极分别作为静电保护电路的输入端或输出端。在需要静电保护的电路芯片正常工作时，所述静电保护电路不工作，晶闸管的阳极以及阴极之间的电势差不超过其导通触发电压，晶闸管关闭；而在电路芯片产生静电破坏时，由于ESD静电脉冲具有大电压，高能量的特性，因此施加于静电保护电路，很容易触发晶闸管导通，从而经由晶闸管释放，实现静电保护的目的。随着集成电路尺寸的日渐缩小，需要触发电压较低的静电放电保护结构来提供更好的静电放电保护，由于目前采用的晶闸管通常具有较高的触发电压，为了降低所述触发电压，一般采用图1所示的栅控晶闸管，所述晶闸管包括P型衬底100 ；位于P型衬底100内且相邻的N阱101以及P阱102 ；位于N阱101 内的第一 P+型注入区202 ；通常为了在后端互连工艺中便于引出N阱101以及P阱102，在所述N阱101以及P阱102的表面还分别形成有第一 N+型注入区201以及第二 P+型注入区205，所述第一 N+型注入区201与第一 P+型注入区202绝缘隔离；形成于P阱102上的 NMOS晶体管，所述NMOS晶体管包括P阱102表面的控制栅300 (包括衬底表面的栅介质层以及栅电极)，位于控制栅300两侧P阱102内的N+型连接区203以及第二 N+型注入区 204，所述N+型连接区203延伸至N阱101内，与其电连接并与第一 P+型注入区202绝缘隔离，所述第二 N+型注入区204则与第二 P+型注入区205绝缘隔离；上述各注入区以及连接区之间的隔离均通过浅沟槽隔离(STI) 700绝缘隔离。而且，第一 N+型注入区201与第一 P+型注入区202电连接，作为晶闸管的阳极； 第二 N+型注入区204与第二 P+型注入区205电连接，作为晶闸管的阴极。图2为上述栅控晶闸管的等效电路图，结合图1以及图2所示，N阱101、P阱102 以及第二 N+型注入区204构成NPN型三极管T2，其中根据注入浓度的差异可知，所述第二 N+型注入区204作为发射极；同理第一 P+型注入区202、N阱101以及P阱102构成PNP型三极管Tl，所述第一 P+型注入区202作为发射极。相邻的同掺杂类型的区域之间可以视为电连接。所述栅控晶闸管的等效电路连接如下NPN型三极管T2的发射极作为晶闸管的阴极，T2的基极电连接至PNP型三极管Tl的集电极，而T2的集电极与N阱101的等效电阻 Rrarell 一端串连；所述等效电阻Rnwell的另一端作为晶闸管的阳极；PNP型三极管Tl的基极电连接至NPN型三极管T2的集电极，发射极与等效电阻Rnwell的另一端电连接并一起作为晶闸管的阳极，集电极与P阱102的等效电阻Rpwell —端电连接；等效电阻Rpwell的另一端电连接至NPN型三极管T2的发射极并一起作为晶闸管的阴极。在晶闸管的阳极与阴极之间外加正向偏置电压并超过触发值时，N阱以及P阱间反相击穿，使得上述PNP型三极管Tl以及NPN型三极管T2导通，即在晶闸管中形成稳定电流。当上述偏置电压逐渐减小，晶闸管的阳极、阴极之间的电流逐渐减小小于维持电流，晶闸管随之关闭。上述栅控晶闸管工作时，NMOS晶体管常闭，即并不工作，但可以通过调整控制栅 300上的电位大小，使得NMOS晶体管中N+型连接区203以及第二 N+型注入区204之间的 P阱102中产生弱导电沟道，进而形成漏电流，有助于促进晶闸管的导通，也即可以通过调整控制栅300上的电位，能够在一定范围内调节晶闸管的触发电压。通常为了满足静电释放的需求，晶闸管的触发电压在允许的范围内(大于非静电保护时施加于阴、阳极之间的电压)应当尽可能的小，可以使得产生静电破坏时响应更为灵敏。以图1所示栅控晶闸管为基础，图3提供了一种现有的晶闸管触发电压调整电路。 如图3所示，在晶闸管的阳极以及阴极之间耦接RC耦合回路，其中电容C电连接至晶闸管的阳极而电阻R电连接至晶闸管的阴极，所述RC耦合回路的耦合节点0电连接至所述晶闸管的控制栅300。上述晶闸管触发电压调整电路的原理如下所述在非静电保护时，晶闸管关闭，RC耦合回路的耦合节点0的电位与阴极相同；而在具有ESD静电脉冲时，假设ESD 静电脉冲施加于阳极，阴极接地，需要将所述ESD静电脉冲释放。此时由于ESD静电脉冲阳极的电位瞬间升高至一个较高电位，RC耦合回路将响应上述阳极的电位变化，使得RC耦合回路的耦合节点0也瞬间耦合至较高电位，导致NMOS晶体管的控制栅300电位被抬高；在 NMOS晶体管的控制栅300底部的P阱102内、N+型连接区203与第二 N+型注入区204之间将形成电流，该电流即为晶闸管中三极管T2的发射极电流，有助于晶闸管的触发导通， 等效于降低了晶闸管的触发电压。现有的栅控晶闸管及其触发电压调整电路存在如下问题虽然RC耦合回路中的耦合节点能够响应阳极的电位变化，抬高栅极电位促进晶间管导通，然而上述耦合效果缺乏持续性，因此降低晶闸管的触发电压的效果有限。尤其当ESD静电脉冲的脉宽较长时，栅极电位由于容易迅速回滞，而无法满足整个静电释放过程的需求。
技术实现思路
本专利技术解决的问题是提供一种栅驱动晶闸管电路，触发电压低，响应灵敏，且具有持续性降低晶闸管触发电压的能力。解决现有采用RC耦合回路的栅控晶闸管不能满足长脉宽ESD静电脉冲放电需求的问题。本专利技术所述的栅驱动晶闸管电路，包括栅控晶闸管，包括阳极、阴极以及控制栅；栅驱动电路，包括正端连接于阳极负端连接于控制栅的二极管，以及正端连接于控制栅负端连接于控制栅底部P阱的二极管。具体的，所述栅控晶闸管包括半导体衬底，位于半导体衬底内且相邻的N阱以及 P阱；位于N阱内的第一 P+型注入区；位于P阱内的第二 P+型注入区；位于P阱上的NMOS 晶体管，所述NMOS晶体管包括P阱表面的控制栅，位于控制栅两侧P阱内的N+型源区以及 N+型漏区；所述漏区延伸至N阱内与之连接，且与所述第一 P+型注入区相隔离；所述P阱内还包括P+型连接区，所述P+型连接区位于所述源区以及第二 P+型注入区之间，且分别与源区以及第二 P+型注入区相隔离；与所述N阱、第一 P+型注入区电连接的阳极；与所述源区、第二 P+型注入区电连接的阴极。所述连接于控制栅及其底部P阱的二极管，其负端通过P+型连接区连接至控制栅底部P阱。所述连接于控制栅及其底部P阱之间的本文档来自技高网...
【技术保护点】
１．一种栅驱动晶闸管电路，其特征在于，包括：栅控晶闸管，包括：阳极、阴极以及控制栅；栅驱动电路，包括：正端连接于阳极负端连接于控制栅的二极管，以及正端连接于控制栅负端连接于控制栅底部Ｐ阱的二极管。
【技术特征摘要】
【专利技术属性】
技术研发人员：单毅，陈晓杰，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。