本发明专利技术提供了一种寄生晶闸管以及静电保护电路，所述寄生晶闸管包括：半导体衬底；位于半导体衬底内且相邻的N阱以及P阱；位于半导体衬底表面且横跨于N阱以及P阱的第一伪栅；位于P阱表面的第二伪栅；位于第一伪栅以及第二伪栅之间P阱内的P型触发电压调整区；位于第二伪栅相对于N型触发电压调整区另一侧P阱内的N型注入区；位于第一伪栅另一侧N阱内的P型注入区；还包括阳极，连接至P型注入区以及N阱；阴极，连接至N型注入区以及P阱。本发明专利技术所述寄生晶闸管，导通电路形成于半导体衬底的表面区域内，因此路径较短，开启速度较快，且通过N型触发电压调整区外接触发电压调整电路，而具有调整降低触发电压的功能。
【技术实现步骤摘要】
本专利技术涉及集成电路静电保护电路设计领域，尤其涉及一种寄生晶闸管以及静电保护电路。
技术介绍
如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与输入/输出电路相连。目前，晶闸管又称为可控硅整流器(SCR，Silicon Controlled Rectifier)由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的晶闸管来提供静电放电保护。图1为现有的一种寄生晶闸管的半导体剖面结构图，所述寄生晶闸管包括半导体衬底100 ；位于半导体衬底100内且相邻的N阱101以及P阱102 ；位于N阱101的表面区域内，且相互隔离的N+型连接区201、P+型注入区202 ；位于P阱102的表面区域内，且相互隔离的P+型连接区204、N+型注入区203 ；所述P+型注入区202与N+型注入区通过一个横跨于N阱101以及P阱102表面区域的浅沟槽隔离300相隔离。所述晶闸管的阳极连接至N+型连接区201以及P+型注入区202，阴极连接至P+型连接区204以及N+型注入区 203。图2为上述寄生晶闸管的等效电路图，结合图1以及图2所示，所述P+型注入区 202,N阱101以及P阱102构成寄生PNP管T1，N阱101、P阱102以及N+型注入区203构成寄生NPN管T2。所述寄生PNP管Tl的发射极(P+型注入区)连接至阳极，集电极(P阱 102)通过P阱102的寄生内阻Rpwell以及P+型连接区204连接至阴极；所述寄生NPN管的发射极(N+型注入区)连接至阴极，集电极(N阱101)通过N阱101的寄生内阻Rnwell以及 N+型连接区201连接至阳极；同时，由于所述寄生PNP管Tl的基极(N阱101)以及寄生NPN 管T2的基极(P阱102)同时作为对方的集电极，因此可视为寄生PNP管Tl以及寄生NPN 管T2的基极与对方的集电极直接连接。现有的寄生晶闸管器件存在如下问题为了实现注入区间的绝缘隔离，通常浅沟槽隔离300的沟槽深度要远大于P+型注入区202以及N+型注入区203的注入深度。寄生晶闸管在工作时，主要电流的流经区域依次为阳极、P+型注入区、N阱、P阱、N+型注入区、 阴极(即PNPN结构)。由于浅沟槽隔离300的阻隔，上述电流的需要绕过浅沟槽隔离300 的底部，从而形成一个U字型通路，路径太长。一方面，在晶闸管导通时内阻过高容易影响晶闸管开启速度；另一方面，对于寄生晶闸管的PNPN结构，其触发电压取决于中间N阱101 与P阱102的反向击穿电压大小，而图1中N阱101与P阱102的接触界面位于浅沟槽隔离300的底部，所述U字形路径将使得该界面处形成的反向电压小于加载在晶闸管阳极以及阴极上的电压，变相抬高了晶闸管的触发电压。
技术实现思路
本专利技术解决的问题是提供一种触发电压低，响应灵敏的晶闸管以避免现有寄生晶闸管中存在电流通路路径过长导致触发电压抬高、开启速度过慢的问题。本专利技术提供的一种寄生晶闸管，包括半导体衬底；位于半导体衬底内且相邻的N阱以及P阱；位于半导体衬底表面且横跨于N阱以及P阱的第一伪栅；位于P阱表面的第二伪栅；位于第一伪栅以及第二伪栅之间P阱内的P型触发电压调整区；位于第二伪栅相对于N型触发电压调整区另一侧P阱内的N型注入区；位于第一伪栅另一侧N阱内的P型注入区；还包括阳极，连接至P型注入区以及N阱；阴极，连接至N型注入区以及P阱。可选的，所述N阱的表面区域内还包括N型连接区，所述N阱通过N型连接区与阳极连接。所述N型连接区与P型注入区通过浅沟槽绝缘隔离。可选的，所述P阱的表面区域内还包括P型连接区，所述P阱通过P型连接区与阴极连接。所述P型连接区与N型注入区通过浅沟槽绝缘隔离。基于上述寄生晶闸管，本专利技术还提供了一种静电保护电路，包括发射极与第一端相连，集电极通过第一寄生电阻与第二端相连的PNP管；集电极通过第二寄生电阻与第一端相连，发射极与第二端相连的NPN管；所述PNP管与NPN管的基极分别连接至对方的集电极；与所述PNP管的基极相连的触发电压调整电路，当第一端以及第二端之间产生瞬时电势差时，所述触发电压调整电路拉升NPN管的基极电位。可选的，所述触发电压调整电路包括RC耦合回路，所述RC耦合回路的电阻端连接至第二端，电容端连接至第一端，RC耦合节点连接至NPN管的基极。可选的，所述触发电压调整电路包括RC耦合回路以及CMOS反相器电路，所述RC 耦合回路的电阻端连接第一端，电容端连接第二端，RC耦合节点连接至CMOS反相器电路的输入端；所述CMOS反相器电路的PMOS高位端连接至第一端，匪OS低位端连接至第二端，输出端连接至NPN管的基极。可选的，将所述第二端接地，第一端连接至需要静电保护的外部电路。与现有技术相比，本专利技术提供的寄生晶闸管具有以下优点在晶闸管的PNPN结构中，通过伪栅将P型注入区与N型注入区间隔，电流通路形成于N阱以及P阱的表面区域， 相比于现有的寄生晶闸管，电流通路路径短，内阻小，因而具有开启速度快、触发电压低的特点，另一方面，通过在P阱中设置P型触发电压调整区，外接触发电压调整电路，拉升P阱电位，能够进一步降低晶闸管触发导通电压。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本专利技术的主旨。在附图中为清楚起见，放大了层和区域的尺寸。图1为现有的一种寄生晶闸管的半导体剖面结构示意图；图2为图1所示寄生晶闸管的等效电路示意图；图3为本专利技术所述寄生晶闸管的具体实施例示意图；图4为图3所示寄生晶闸管的等效电路示意图；图5为本专利技术所述静电保护电路的第一实施例示意图；图6为图5所示静电保护电路的半导体结构示意图；图7为本专利技术所述静电保护电路的第二实施例示意图；图8为图7所示静电保护电路的半导体结构示意图。具体实施例方式现有的寄生晶闸管利用采用浅沟槽隔离将N阱内的P型注入区与P阱内的N型注入区相隔离，由于浅沟槽隔离的沟槽深度远大于P型注入区以及N型注入区的注入深度，造成晶闸管的PNPN结构中，电路通路绕过浅沟槽隔离的底部形成U型路径，路径过长，内阻过大影响了晶闸管的开启速度以及抬高实际导通触发电压。本专利技术采用横跨于N阱以及P阱表面的伪栅，将上述注入区相间隔，使得晶闸管的电流通路形成于N阱以以及P阱表面区域内，大大缩短了电流通路的路径，从而达到提高开启速度的目的，同时，在P阱内形成触发电压调整区，能够外接触发电压调整电路拉升P阱也即寄生NPN管基极的电位以达到进一步降低晶闸管本文档来自技高网...
【技术保护点】
１．一种寄生晶闸管，其特征在于，包括：半导体衬底；位于半导体衬底内且相邻的Ｎ阱以及Ｐ阱；位于半导体衬底表面且横跨于Ｎ阱以及Ｐ阱的第一伪栅；位于Ｐ阱表面的第二伪栅；位于第一伪栅以及第二伪栅之间Ｐ阱内的Ｐ型触发电压调整区；位于第二伪栅相对于Ｎ型触发电压调整区另一侧Ｐ阱内的Ｎ型注入区；位于第一伪栅另一侧Ｎ阱内的Ｐ型注入区；还包括阳极，连接至Ｐ型注入区以及Ｎ阱；阴极，连接至Ｎ型注入区以及Ｐ阱。
【技术特征摘要】
【专利技术属性】
技术研发人员：单毅，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31
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