本发明专利技术公开了一种可降低外延时自掺杂的外延片衬底，包括衬底本体，其特征在于，所述衬底本体背面具有二氧化硅层。使用本发明专利技术中的可降低外延时自掺杂的外延片衬底生产的外延层，其电阻率均匀性数值可以做到＜1.5％。相比于未使用本发明专利技术的可降低外延时自掺杂的外延片衬底生产的外延层，可大幅提高外延层电阻均匀性。使用本发明专利技术中的可降低外延时自掺杂的外延片衬底，可降低后续生产成本，提高产品品质。
【技术实现步骤摘要】
本专利技术涉及一种可降低外延时自掺杂的外延片衬底、外延片及半导体器件。
技术介绍
对于半导体器件来说，需要外延层具有完美的晶体结构，而且对外延层的厚度、导电类型、电阻率及电阻均勻性等方面均有一定的要求。半导体的电阻率一般随着温度、掺杂浓度、磁场强度及光照强度等因素的变化而改变。对于外延层与衬底的组合及产品规格是由后道产品应用所决定。电路与电子元件需要在外延片上制作完成，不同的应用如MOS型中PM0S、NM0S、CM0S和双极型中饱和型和非饱和型。随着集成电路设计朝向轻、薄、短、小及省电化的发展趋势，行动通讯、信息家电等产品无不力求节约能源消耗，对于外延产品要求也不断提高。解决外延片电阻率的变化分布问题，不仅可以满足外延片轻、薄、小、省电发展趋势，还可以提高外延片后道电子元件的使用率，有效降低客户端的产品成本。衬底，也称为基板。目前大量使用的同质外延片中，衬底与外延层的主体构成的元素相同，均为硅。掺杂剂主要有η型元素及ρ型元素。η型元素包括砷AS、锑和磷(PH) ；ρ 型元素主要是硼元素。现有的外延片，衬底与外延层两者掺杂剂的种类和浓度不相同。如常用的一种外延片，其衬底为N型，即衬底中掺杂η型原子磷、砷或锑中的一种或几种；其外延层掺杂有ρ 型原子硼。在外延片的生产过程中，存在着普遍的自掺杂现象。自掺杂是由于热蒸发或者化学反应的副产物对衬底的扩散，衬底中的硅及杂质进入气相，改变了气相中的掺杂成分和浓度，从而导致了外延层中的杂质实际分布偏离理想的情况。按产生的原因，自掺杂可分为气相自掺杂、固相外扩散及系统自掺杂。气相自掺杂的掺杂物主要来自晶圆的背面和边缘固相外扩散。固相外扩散的掺杂物主要来自衬底的扩散，掺杂物在衬底与外延层的接触面由衬底扩散至外延层。系统自掺杂的掺杂物来自气体晶片，石墨盘和反应炉腔体等外延片生产装置的内部。由自掺杂的产生原因可看出，外延片生产过程中，尤其是气相外延的生产方法中， 自掺杂现象难以避免。如图1所示为一种外延片的示意图，由于自掺杂的影响，一般情况下，①处相对于外圈电阻率最高，②、③、④、⑤处次之，最边缘的⑥、⑦、⑧、⑨处阻值相对更低。有些情况下也会存在边缘处电阻率高于靠近圆心处电阻率的情况。衡量电阻均勻性的标准通过计算公式可算出，计算公式电阻率均勻性=(MAX-MIN) *100% /(ΜΑΧ+ΜΙΝ)，MAX为9个点中最大电阻率数值，MIN为9个点中最小电阻率数值。通过此计算公式计算得出的均勻性数值越小，则其均勻性越高，外延片质量越高。目前，对于外延片的电阻率均勻性可以接受范围小于5%。而现有技术中的外延片，其电阻率均勻性最低也仅能达到2. 5%，按照现有技术生产，电阻率均勻性数值难以再降低。衬底中的杂质与外延层的杂质的互相扩散，降低了外延层的电阻均勻性。如何提供一种可降低外延层生产过程中的自扩散衬底，以改善外延层电阻率均勻性，一向是业内比较难以克服的问题。
技术实现思路
本专利技术的目的是为了克服现有技术中的不足，提供一种可降低外延时自掺杂的外延片衬底。为实现以上目的，本专利技术通过以下技术方案实现可降低外延时自掺杂的外延片衬底，包括衬底本体，其特征在于，所述衬底本体背面具有二氧化硅层。优选地是，所述的二氧化硅层厚度为3_7um。优选地是，在衬底本体正面设置有单晶硅层。优选地是，所述的单晶硅层为三氯硅烷与氢气在900°C 1050°C下反应，反应生成的单晶硅沉积在衬底本体正面形成。优选地是，所述的三氯硅烷与氢气通入反应腔内，氢气的流速为120-170slm/s。优选地是，所述的单晶硅层厚度为2-5 μ m。优选地是，所述的衬底本体为N型。优选地是，所述的N型衬底本体掺杂有砷、磷及锑中的至少一种元素。优选地是，所述的衬底本体为P型。优选地是，所述的P型衬底本体掺杂有硼。本专利技术的第二个目的是提供一种外延层电阻均勻性高的外延片。外延片，其特征在于，包括前述的可降低外延时自掺杂的外延片衬底。本专利技术的第三个目的是提供一种半导体器件。半导体器件，其特征在于，包括前述的外延片。外延层电阻率均勻性是衡量一个外延生产企业实力的重要指标之一，是一种制程能力高低的衡量指标。电阻率均勻性优良会保证后面工艺外延片上的每一个器件电性符合要求。若外延片电阻率均勻性不良，在后续工艺过程中，会大大增加边缘器件报废率，增加工艺成本及降低集成电路产品品质。本专利技术中，在衬底本体背面设置二氧化硅层、正面设置单晶硅层，可将衬底本体与外延层隔开，因此可防止衬底本体与外延层产生自掺杂现象。防止衬底本体中的掺杂剂进入外延层，可提高外延层的电阻率均勻性。使用本专利技术中的可降低外延时自掺杂的外延片衬底生产的外延层，其电阻率均勻性可以做到< 1.5%。相比于未使用本专利技术的可降低外延时自掺杂的外延片衬底生产的外延层，可大幅提高外延层电阻均勻性。使用本专利技术中的可降低外延时自掺杂的外延片衬底， 可降低后续生产成本，提高产品品质。附图说明图1为一种外延片电阻率测试点示意图；图2为本专利技术中的实施例1-4中的可降低外延时自掺杂的外延片衬底结构示意图。图3为本专利技术中实施例5-8的外延片结构示意图。图4为本专利技术的实施例9-12的可降低外延时自掺杂的外延片衬底结构示意图。图5为本专利技术的实施例13-16的外延片结构示意图。具体实施例方式下面结合实施例对本专利技术进行详细的描述实施例1-4图2为实施例1-4中的可降低外延时自掺杂的外延片衬底结构示意图。如图2所示，可降低外延时自掺杂的外延片衬底，包括衬底本体1，在衬底本体1背面设置有二氧化硅层4。衬底本体1既可以是N型，即掺杂有砷、磷或锑元素；所述的衬底本体1还可以是P 型，即掺杂有硼元素。衬底本体背面的二氧化硅层可使用APCVD (常压化学汽相沉积)方法来完成衬底背封结构层二氧化硅。化学反应方程式SiH4+2&— Si02+2H20二氧化硅使用WJ机台，使用此机台在于采用低温工艺，反应器结构相对简单，沉积速率快。在半导体制程上，化学汽相反应的环境，基本上分为气体传输、热能传递及反应进行三方面，亦即反应气体被导入反应器中，由扩散方式经过边界层(boundary layer)到达衬底表面，而由衬底表面提供反应所需的能量，反应气体就在衬底表面产生化学变化，生成固体生成物，而沉积在衬底表面。实施例1-4均为重掺砷衬底本体，实施例1-4中在衬底本体背面设置有3 μ m、 4. 6 μ m>5. 5 μ m、6. 8 μ m 二_ft iiM。实施例5-8图3为实施例5-8中的外延片结构示意图。实施例5-8分别使用实施例1_4中的衬底。如图3所示，外延片，包括图2所示的衬底，在衬底本体1正面生长外延层3。所述衬底包括衬底本体1，在衬底本体1背面设置有一层二氧化硅薄膜4。外延层3设置在衬底本体1正面。对比实施例1-4中，在重掺砷衬底本体背面未设置二氧化硅层，外延层直接在衬底本体正面生长。实施例5-8与对比实施例1-4的外延层电阻均勻性对比数据如表1-4所示。每一组对比中，均选用同一批次生产的两片衬底本体，一片在背面设置二氧化硅层后再生长外延层；另一片直接在正面生长外延层。外延层生长工艺均相同。检测点为如图1所示的1-9 个占 表1 权利要求1.可降低外延时自掺杂的外延片衬底，包括衬底本体，其特征在于，本文档来自技高网...
【技术保护点】
１．可降低外延时自掺杂的外延片衬底，包括衬底本体，其特征在于，所述衬底本体背面具有二氧化硅层。
【技术特征摘要】
【专利技术属性】
技术研发人员：顾昱，钟旻远，林志鑫，陈斌，
申请(专利权)人：上海晶盟硅材料有限公司，
类型：发明
国别省市：31
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