本发明专利技术涉及显示装置的驱动电路及其驱动方法。驱动电路(100)包括在它的数据驱动器N内的内部计数器(301)。当第一数据驱动器1读取显示数据的第一信号时重置内部计数器(301)。从前级的数据驱动器N-1输入级联信号(CASCADE)。当计数器值变为等于第一设定值时，内部计数器(301)被重置并且当前级的数据驱动器开始读取显示数据。当计数器值变为等于通过表达式(1)计算的第二设定值时，计数器单元(300)将级联信号提供到后级的数据驱动器N+1。
【技术实现步骤摘要】
本专利技术涉及一种。
技术介绍
近年来，随着液晶显示面板的屏幕尺寸变大，一条源极线上的像素的数目已经增加。结果，需要开发具有大量的引脚的驱动器。此外，因为一个水平时段中的显示时间由于诸如双速驱动和四速驱动的高速驱动操作已经变得较短，因此期待使这样的驱动器的操作更快。日本未经审查的专利申请公开No. 2008-070641 (福尾)公开了一种液晶面板的驱动电路。该驱动电路包括控制器和数据驱动器。此外，数据驱动器包括移位寄存器、数据寄存器、数据锁存电路、以及驱动器电路。此外，移位寄存器接收开始信号并且与时钟信号同步地将移位脉冲顺序地输出到数据寄存器。此外，移位寄存器将开始信号输出到下一个数据驱动器。
技术实现思路
然而，本专利技术已经发现下述问题。如图16中所示，在福尾中公开的驱动电路中， 级联锁存余裕取决于分频时钟(CLK_1)。当分频时钟的频率低时，级联信号的延迟时间 (tCAS)小于级联锁存余裕。因此，数据驱动器能够在通过该分频时钟确定的适当的时序锁存级联信号。注意，级联信号是指定数据驱动器接受数据时的时序的时序信号。然而，当分频时钟的频率高时，级联信号的延迟时间(tCAS)变得大于级联锁存余裕。因此，数据驱动器在晚于原本的(适当的)时序一个周期的时序锁存级联信号。结果， 数据驱动器认识到错误的时间读取开始点，并且因此引起数据驱动器之间的数据连续性被中断的问题。例如，假定级联信号的延迟时间(tCAS)是15至20ns并且数据驱动器以四分之一频率锁存级联信号。在这样的情况下，原本的分频时钟的频率最大仅能够增加到大约 200MHz。注意，通过下面的表达式获得分频时钟的最大频率(fCLK)。fCLK = 1 (tCAS) / (分频数)= l/(20ns/4) = 200MHz本专利技术的第一方面是显示装置的驱动电路，该显示装置的驱动电路包括串联地连接的多个数据驱动器。多个数据驱动器顺序地读取将要被输出到显示装置的显示数据。此外，数据驱动器中的每一个包括计数器单元。此外，计数器单元包括内部计数器，该内部计数器基于内部时钟来计数。此外，在当第一级的数据驱动器读取显示数据的第一信号时的时序，公共时序信号输入到数据驱动器中的每一个，并且因此重置内部计数器中的每一个。 接下来，当指定当执行显示数据的读取时的时序的级联信号被从前级的数据驱动器输入到当前级的数据驱动器并且内部计数器的计数器值变为等于是前级的数据驱动器的输出的数目的第一设定值时，内部计数器被重置并且在当前数据驱动器中的显示数据的读取开始。接下来，当计数器值变为等于第二设定值时，当前数据驱动器的计数器单元将级联信号提供到后级的数据驱动器。然后，当级联信号的延迟时钟数被定义为通过将级联信号的延迟时间除以系统时钟并且将获得的值四舍五入到最近的整数而获得的值时，通过下面所示的表达式(1)来计算第二设定值。(第二设定值)=(当前级的数据驱动器的输出的数目)_(延迟时钟数)···(1)在本专利技术的第一方面中，在当第一级的数据驱动器中开始显示数据的读取时的时序输入公共时序信号，并且因此重置内部计数器。因此，与在前级的数据驱动器中执行的通过内部计数器的计数操作和显示数据的读取操作同时地执行当前级的数据驱动器中通过内部计数器的计数操作。接下来，当级联信号(CASCADE)被从前级的数据驱动器N_1输入并且当前级的数据驱动器中的内部计数器的计数器值变为等于第一设定值时，内部计数器被重置并且当前级的数据驱动器中的显示数据的读取开始。这样，能够在前级的数据驱动器中的显示数据的读取已经完成时的时序开始当前级的数据驱动器中的显示数据的读取。此外，当前级的数据驱动器中的内部计数器的计数操作从当前级的数据驱动器中的显示数据的读取开始时的时刻开始。接下来，在当前级的数据驱动器的内部计数器的计数器值变为等于第二设定值时，计数器单元将级联信号提供到后级的数据驱动器。因为在第二设定值中考虑了级联信号的延迟时钟数，所以计数器单元能够在提前了等于级联信号的延迟时钟数的量的时序将级联信号提供到后级的数据驱动器。换言之，计数器单元能够提前等于级联信号的延迟时间的量将级联信号提供到后级的数据驱动器。这样，后级的数据驱动器能够在原本的(适当的)时序开始读取显示数据，而不论级联信号的延迟时间和系统时钟的时钟周期之间的关系如何。因此，能够保持数据驱动器之间的显示数据的连续性。根据本专利技术，能够提供，其能够保持数据驱动器之间的数据连续性，而不论系统时钟的时钟周期和级联信号的延迟时间之间的关系如何。附图说明结合附图，根据某些实施例的以下描述，以上和其它方面、优点以及特征将会更加明显，其中图1是示出根据本专利技术的第一实施例的驱动电路的构造的示例的框图；图2是示出根据本专利技术的第一实施例的数据驱动器的构造的示例的框图；图3是用于解释根据本专利技术的第一实施例的驱动电路中的内部计数器的计数器值和级联信号的输入/输出时序的时序图；图4是用于解释根据本专利技术的第一实施例的驱动电路中的内部计数器的计数器值和级联信号的输入/输出时序的时序图；图5是示出根据本专利技术的第一实施例的内部计数器的计数器值和数据驱动器N+1 和数据驱动器N中的数据读取时序之间的关系的时序图；图6是示出根据本专利技术的第二实施例的数据驱动器的构造的示例的框图；图7是示出根据本专利技术的第二实施例的驱动电路的每个数据驱动器中的级联信号(CASCADE)的输入/输出时序的时序图；图8是示出根据本专利技术的第二实施例的内部计数器的操作的时序图；图9是示出根据本专利技术的第二实施例的驱动器输出数目识别电路的构造的示例的框图；图10是示出根据本专利技术的第二实施例的解码器的构造的示例的框图；图11是示出根据本专利技术的第二实施例的输出的数目、进位(carry)信号、以及表示输出的数目的脉冲的数目之间的关系的示例的表；图12是示出根据本专利技术的第二实施例的数据驱动器N的驱动器输出数目识别电路中的操作的时序图；图13是在图12中所示的时序图之后的时序图；图14是示出根据本专利技术的第二实施例的以级联构造连接的数据驱动器N中的操作的时序图；图15是在图14中所示的时序图之后的时序图；以及图16是示出现有技术的驱动电路的操作的时序图。具体实施例方式在下文中解释可应用本专利技术的实施例。注意，本专利技术不限于下述实施例。<第一实施例>图1是示出根据本专利技术的第一实施例的驱动电路100的构造的示例的框图。驱动电路100是液晶面板200的驱动电路。如图1中所示，驱动电路100包括数据驱动器1、2、…、N和N+1 (N是正整数)以及时序控制器101。数据驱动器1、2、…、N和N+1沿着液晶面板200成行地布置并且被串联地连接。 换言之，以级联构造连接数据驱动器1、2、…、N和N+1。此外，时序控制器101将显示数据(DATA)、控制信号(CASCADE等等)、系统时钟 (CLK)直接地提供到数据驱动器1、2、…、N以及N+1中的每一个。例如，时序控制器101将级联信号(CASCADE)作为控制信号提供到最前面的数据驱动器1。注意，级联信号是指定数据驱动器接受显示数据时的时序的时序信号。此外，时序控制器101将公共时序信号(STB)作为控制信号提供到数据驱动器1、 2、…、N以及N+1中的每一个。注意，公共时序信号是指定本文档来自技高网...
【技术保护点】
１．一种显示装置的驱动电路，所述驱动电路包括串联地连接的多个数据驱动器，其中所述多个数据驱动器顺序地读取将要被输出到所述显示装置的显示数据，所述数据驱动器中的每一个包括计数器单元，所述计数器单元中的每一个包括内部计数器，所述内部计数器基于内部时钟来计数，在当第一级的数据驱动器读取显示数据的第一信号时的时序，将公共时序信号输入到数据驱动器，并且从而重置所述内部计数器，当指定当执行显示数据的读取时的时序的级联信号被从前级的数据驱动器输入到当前级的数据驱动器并且所述内部计数器的计数器值变为等于第一设定值时，所述内部计数器被重置并且在所述当前级的数据驱动器中的显示数据的读取开始，所述第一设定值是所述前级的数据驱动器的输出的数目，当所述计数器值变为等于第二设定值时，所述计数器单元将所述级联信号提供到后级的数据驱动器，并且当所述级联信号的延迟时钟数被定义为通过将所述级联信号的延迟时间除以系统时钟并且将获得的值四舍五入到最近的整数而获得的值时，通过下面所示的表达式（１）来计算所述第二设定值：（第二设定值）＝（当前级的数据驱动器的输出的数目）－（延迟时钟数）…（１）。
【技术特征摘要】
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【专利技术属性】
技术研发人员：大熊真市，幸信行，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP
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