本发明专利技术公开了用于半导体器件的层间介质层及其制造方法以及具有该层间介质层的半导体器件，所述方法在介质层内形成不互相连通的孔洞，所述孔洞内可填充具有更低介电常数的多孔低k介质材料，或者仅封住孔洞的上部以在介质层内形成孔。这种结构的层间介质层，具有更低的介电常数，减小了器件的RC延迟，也更便于工艺集成，而且由于介质层内的孔洞并未相互连接，不会造成介质材料介电常数的改变以及导线间的短路，使器件具有更好的稳定性和可靠性，从而提高了器件的性能。
【技术实现步骤摘要】
本专利技术通常涉及半导体器件、半导体器件的层间介质层及其制造方法，具体来说， 涉及一种能够减小器件RC延迟寄生电容的层间介质层、制造方法以及具有该层间介质层的半导体器件。
技术介绍
随着半导体技术的发展，由于半导体元器件的微型化和集成度不断的增加，电路中导体连线数目不断增多，使得导体连线架构中的电阻(R)和电容(C)所产生的寄生效应， 造成了严重的传输延迟(RC Delay)，在先进工艺中这成为电路中信号传输速度受限的主要因素。在降低导线电阻方面，由于金属铜具有高熔点、低电阻系数以及高抗电子迁移的特性，已取代铝广泛的用作导体连线(或内金属连线层)的材料。另外，在降低寄生电容方面，具有低k(low k)的介质材料被广泛应用，在90nm工艺中，人们已经开始使用k值在 2. 8-3. 0范围内的高密度低k介质材料作为层间介质层，而在65nm及以下工艺中，对k值小于2. 4的多孔的低k介质材料提出了新的需求。这些多孔低k介质材料，例如多孔MSQ、多孔 PAE、多孔SiLK以及多孔SiO2，这些介质材料具有更低的介电常数，可以进一步降低寄生电容，提高器件的速度，但由于这些材料本身具有易分层(Delamination)、易断裂(Cohesive cracking)和易扩散(diffusion)等缺点，参考图IA和图1B，图IA为多孔低k介质材料的局部放大图，图IB为由该多孔低k介质材料形成的层间介质层110以及其间形成的导线120的示意图，材料本身的缺点给集成工艺带来巨大的挑战，比如，在一些具有机械特性的工艺制造中，如化学机械研磨(CMP)、晶圆切割、晶片封装等，会造成多孔材料的分层及断裂，另外，由于多孔低k介质材料包含超过20%的孔洞，这些孔洞无序分布，也可能相互连通，这些孔洞内会被扩散进其他工艺中的材料，比如研磨材料、金属材料等，可能造成介质材料介电常数的改变以及导线120间的短路等，因此影响器件稳定性、可靠性等性能。因此，需要提出一种能够减小器件RC延迟寄生电容且易于工艺集成的层间介质层及其制造方法和具有该层间介质层的半导体器件。
技术实现思路
本专利技术提供了一种用于半导体器件的层间介质层的制造方法，所述方法包括提供半导体衬底及在其上形成的预定器件；在所述预定器件上形成介质层；在所述介质层内形成多个孔洞，所述孔洞未穿通所述介质层；填充所述孔洞形成孔介质层，所述孔介质层的上表面与介质层上表面基本相平。所述介质层可采用介电常数低的不具有孔洞的介质材料，所述孔洞中的孔介质层填满所述孔洞或仅填充孔洞的上部，所述孔介质层填满所述孔洞时，可优选介电常数更低的有孔洞的介质材料。本专利技术还提供了一种用于半导体器件的层间介质层，所述器件包括半导体衬底以及在其上形成的预定器件，所述层间介质层包括形成于所述预定器件上的介质层；形成4于所述介质层内的多个孔洞，所述孔洞未穿通所述介质层；形成于所述孔洞内的孔介质层。 所述介质层可采用介电常数低的不具有孔洞的介质材料，所述孔洞中的孔介质层填满所述孔洞或仅填充孔洞的上部，所述孔介质层填满所述孔洞时，可优选介电常数更低的有孔洞的介质材料。本专利技术还提供了一种具有该层间介质层的半导体器件，所述器件包括半导体衬底及其上的预定器件；形成于所述预定器件上的介质层；形成于所述介质层内的多个孔洞，所述孔洞未穿通所述介质层；形成于所述孔洞内的孔介质层。所述介质层可采用介电常数低的不具有孔洞的介质材料，所述孔洞中的孔介质层填满所述孔洞或仅填充孔洞的上部，所述孔介质层填满所述孔洞时，可优选介电常数更低的有孔洞的介质材料。通过本专利技术的制造方法，可以在介质层内形成不互相连通的孔洞，所述孔洞内可填充具有更低介电常数的多孔低k介质材料，或者仅封住孔洞的上部以在介质层内形成孔，具有这种结构的层间介质层，具有较低的介电常数，减小了器件的RC延迟，也更便于工艺集成，而且由于介质层内的孔洞并未相互连接，不会造成介质材料介电常数的改变以及导线间的短路，使器件具有更好的稳定性和可靠性，从而提高了器件的性能。附图说明图IA示出了现有技术的多孔低k介质材料的局部放大图；图IB示出了现有技术多孔低k介质材料形成的内金属介质层示意图；图2示出了本专利技术实施例的用于半导体器件的层间介质层的制造方法的流程图；图3-15示出了本专利技术实施例的用于半导体器件的层间介质层各个制造阶段的示意图；图16示出了本专利技术实施例中氧化铝版模的示意图。 具体实施例方式下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。图2示出了本专利技术实施例的用于半导体器件的层间介质层制造方法的流程图。在步骤S01，提供半导体衬底200及在其上形成的预定器件300，参考图3。衬底200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、 GeSi、GaASUnP、SiC或金刚石等。根据现有技术公知的设计要求(例如ρ型衬底或者η型衬底)，衬底200可以包括各种掺杂配置。此外，可选地，衬底200可以包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。所述预定器件300可以制作有晶体管、二极管、层间介质层、其他半导体组件或者是其他的金属内连线层。参考图3，图3示出了本专利技术的预定器件300的一个实施例，首先在半导体衬底200上依次形成栅介质层202以及栅电极204。而后，进行离子注入，在半导体衬底200内形成源/漏浅结208，所述源/漏浅结208可以包括源漏延伸区和/或halo 区。而后，在所述栅介质层202和栅电极204的侧壁形成侧墙206，并以栅电极204和侧墙 206为掩膜，进行离子注入，在栅电极204两侧的半导体衬底内形成源/漏区210，并退火扩散。而后，覆盖所述器件形成层间介质层212，以及在位于源/漏区210的层间介质层212 内形成接触214，以及在其上形成第一金属内连线层216，上述预定器件300的结构和形成方法仅是示例，还可以是其他的半导体器件，还可以包括其他的半导体部件以及其他介质层、其他的金属内连线层等，此处仅为示例，对本专利技术并不做任何限定。在步骤S02，在所述预定器件300上形成介质层310，如图3所示。可以通过在所述预定器件300上沉积介质材料来形成，所述介质材料可以为S^2或其他任意介质材料， 所述介质层310可以采用常规沉积工艺形成，例如溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法。在步骤S03，在所述介质层310内形成多个孔洞340，所述孔洞340未穿通所述介质层310，参考图7。在本专利技术实施例中，可以通过先形成具有多个穿孔的本文档来自技高网...
【技术保护点】
１．一种用于半导体器件的层间介质层的制造方法，所述方法包括：Ａ、提供半导体衬底及在其上形成的预定器件；Ｂ、在所述预定器件上形成介质层；Ｃ、在所述介质层内形成多个孔洞，所述孔洞未穿通所述介质层；Ｄ、填充所述孔洞形成孔介质层，所述孔介质层的上表面与介质层上表面基本相平。
【技术特征摘要】
【专利技术属性】
技术研发人员：钟汇才，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11
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