半导体元件制造技术

本发明专利技术提供一种包含中介层的半导体元件，其中中介层包括：一基板；以及至少一介电层形成于基板上。多个基板穿孔(TSVs)穿过基板。第一金属凸块形成于介电层中且与多个基板穿孔电性耦合。第二金属凸块位于介电层上。裸片埋设于介电层中且接合到第一金属凸块。本发明专利技术实施例的基板上允许存在的金属凸块的数目可达到最大化。此外，也可改善尺寸因子。

【技术实现步骤摘要】

本专利技术涉及一种集成电路，且特别是涉及一种包括中介层(interposers)的三维集成电路(3DIC)与其制法。
技术介绍
各种电子元件(例如晶体管(transistors)、二极管(diodes)、电阻器 (resistors)、电容(capacitors)等等)的集积密度(integration density)已经持续快速的提升。对大多数元件而言，集积密度的提升来自于不断地降低特征结构的尺寸(feature size)，以允许更多的元件整合于既定面积之中。这些整合在本质上属于二维QD)的提升，其中集成元件所占据的体积实质上位于半导体晶片的表面上。虽然光刻技术的显著提升使2D集成电路的形成得到相当大的改进，然而对于2D空间可达到的密度仍有物理上的限制。其中之一的限制在于需要微小尺寸以构成这些元件。此外，当越多元件置于一芯片时，需要越复杂的设计。另外一项额外的限制在于，当元件数目增加时，元件间的内连线结构(interconnections)的数目与长度会显著的增加。当内连线结构数目与长度增加时，电路RC延迟(circuit RC delay)与功率消耗(power consumption)两者皆会增力口。为了解决上述的限制，因此衍生出三维(3D)集成电路(ICs)，其中裸片被堆叠，且通过使用导线接合(wire-bonding)、倒装芯片接合(flip-chip bonding)及/或硅穿孔 (through-silicon vias, TSV)等技术将裸片接合在一起，用以将裸片连接到封装基板上。 然而，现有的3D ICs具有高尺寸因子(high form factor)。
技术实现思路
为克服现有技术的缺陷，本专利技术提供一种半导体元件，包括一中介层 (interposer)，其中该中介层包括一基板；至少一介电层，位于该基板之上；多个基板穿孔(through-substrate vias, TSVs)穿过该基板；一第一金属凸块，位于该介电层中且与所述多个基板穿孔电性耦合；以及一第二金属凸块，位于该介电层之上；以及一第一裸片， 埋设于该介电层之中且接合到该第一金属凸块。本专利技术也提供一种半导体元件，包括一第一裸片；一中介层，其中该中介层包括一基板；多个第一基板穿孔(through-substrate vias,TSVs)穿过该基板；多个第一重新布线层(redistribution lines, RDLs)，位于该基板之上且与所述多个基板穿孔电性耦合；一介电层，位于该基板的顶表面上，该第一裸片位于该介电层中，其中该介电层包括一部分直接位于该第一裸片之上，且该介电层包括一第二部分包围该第一裸片；以及多个导通孔(vias)延伸到该介电层中，其中所述多个导通孔包括一第一部分直接位于该第一裸片之上且与该第一裸片电性耦合，且所述多个导通孔包括不与该第一裸片对准的一第二部分，且第二部分与所述多个第一基板穿孔电性耦合，且其中所述多个导通孔的末端彼此等高；多个第一金属凸块位于该介电层之上且与所述多个导通孔电性耦合，其中所述多个第一金属凸块包括一部分与该第一裸片电性耦合；以及一第二裸片，位于所述多个第一金属凸块之上且与所述多个第一金属凸块电性耦合。本专利技术另提供一种半导体元件，包括一中介层，其中该中介层大体上不包括集成电路元件，且该中介层包括一硅基板；多个第一基板穿孔(through-substrate vias, TSVs)，位于该基板中；多个第一金属凸块，位于该中介层的第一侧上，该第一金属凸块的一部分与所述多个第一基板穿孔电性耦合；多个第二金属凸块，位于相对于该第一侧的一第二侧上，该第二金属凸块的一部分与所述多个第一基板穿孔电性耦合；一第一内连线结构 (interconnect structure)，位于该中介层第一侧上且包括至少一介电层，位于该硅基板之上；以及重新布线层(redistribution lines)，位于该介电层中且使所述多个第一金属凸块与所述多个第一基板穿孔电性耦合；一第一裸片，埋设于所述多个介电层中且位于所述多个第一金属凸块底下，其中该第一裸片与所述多个第一金属凸块电性耦合；以及一第二裸片，位于所述多个第一金属凸块之上且与所述多个第一金属凸块电性耦合。本专利技术实施例的基板上允许存在的金属凸块的数目可达到最大化。此外，也可改善尺寸因子。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。附图说明图IA 图IG为一系列剖面图，用以说明本专利技术一实施例制作三维集成电路 (3DIC)的各个工艺阶段，其中裸片埋设于中介层一侧的介电层中。图2A 图2C为一系列剖面图，用以说明本专利技术一较佳实施例制作三维集成电路 (3DIC)的各个工艺阶段，其中形成金属凸块于中介层的相对侧之前，第一层裸片与对各自的模封化合物接合/涂布于中介层上。图3A 图3C为一系列剖面图，用以说明本专利技术一较佳实施例制作三维集成电路 (3DIC)的各个工艺阶段，其中形成焊料凸块于中介层相对侧上之后，第一层裸片(不具有模封化合物)接合至中介层。图4 图6为一系列剖面图，用以说明本专利技术各种三维集成电路(3DIC)的实施例。主要附图标记说明10 基板12、12A 重新布线层(RDLs)14 有源元件18 介电层20、20A 基板穿孔(TSVs)21 绝缘层22 第二层裸片(tier_2die)24 黏着层26 接合焊盘(bonding pads)28 介电层30 导通孔(vias)32 重新布线层(RDLs)；34 介电层；35 金属凸块36 载板(carrier)37 凸块底层金属(UBMs)38 金属凸块39 黏着剂44 第一层裸片(dier-ldie)45 底部填充物(underfill)46A、46B 凸块50 电子元件54 模封化合物60 基板穿孔(TSVs)100 中介层晶片100， 中介层具体实施例方式以下特举出本专利技术的实施例，并配合附图作详细说明。以下实施例的元件和设计是为了简化所公开的专利技术，并非用以限定本专利技术。本专利技术提供一种新颖的三维集成电路(3DIC)与其制法。实施例中叙述各个工艺阶段。也讨论各种实施例的变化。在各种图示与示范实施例中，类似的元件用类似的附图标记表不。请参见图1A，提供一基板10。在说明书中，基板10与形成于基板10的相对两侧的介电层与金属结构特征合称为中介层晶片100。基板10由一半导体材料所组成，例如硅、 娃化错(silicon germanium)、碳化娃(silicon carbide)、神化嫁(gallium arsenide) 或其他常用的半导体材料。另外，基板10也可由介电材料所组成，例如氧化硅(silicon oxide)。中介层晶片100可包括，或可大体上不包括有源元件，例如晶体管。图IA显示有源元件14形成于基板10的表面上。另外，中介层晶片100可包括，或不包括无源元件，例如电容(capacitors)、电阻(resistors)、电感(inductors)及/或类似的元件。基板穿孔 (through-substrate vias, TSVs) 20形成于基板10中，并且形成绝缘层21以电性隔离基板穿孔(TSVs) 20与基板本文档来自技高网...

【技术保护点】
１．一种半导体元件，包括：一中介层，其中该中介层包括：一基板；至少一介电层，位于该基板之上；多个基板穿孔穿过该基板；一第一金属凸块，位于该介电层中且与所述多个基板穿孔电性耦合；以及一第二金属凸块，位于该介电层之上；以及一第一裸片，埋设于该介电层之中且接合到该第一金属凸块。

【技术特征摘要】
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【专利技术属性】
技术研发人员：施应庆，林俊成，邱文智，郑心圃，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71