半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法，上述半导体装置包括一基板，其中具有一应力沟道区；一介电层，设置于至少部分的上述应力沟道区的上方；第一和第二导电层，设置于上述介电层的上方，且具有一第一数值的一特性；一导入应力导电层，设置于上述第一导电层的上方，且具有一第二数值的上述特性，其中上述第二数值不同于上述第一数值。本发明专利技术的实施例中使得在沟道区中的硅晶格被压缩，而导致较高的空穴迁移率，从而能够降低起始电压且会增加效能。

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种用以增强沟道应力的。
技术介绍
半导体工艺致力于提高元件密度、提高元件性能以及降低成本，然而半导体元件和设计会遭遇到问题。解决这些问题的一个方法为制造鳍式场效晶体管(以下简称 FinFET)。一公知的FinFET包括的薄的、垂直的一鳍状物，其借由蚀刻于基板中出隔开的凹陷的方式形成。而源极区、漏极区和沟道区定义于上述鳍状物内。晶体管的栅极包围鳍状物的沟道区，上述栅极占据鳍状物的顶部和侧边。这种构造允许栅极于鳍状物的三侧边的沟道中感应出电流。因此，FinFET具有高电流和降低短沟道效应的优点。在集成电路材料方面，工艺的发展已持续地降低FinFET和其他金属氧化物半导体场效晶体管(以下简称M0SFET)的尺寸。然而，此尺寸微缩的趋势因为集成电路材料的物理极限而趋缓。因此，发展增加元件性能的其他工艺。上述工艺的一包括对MOSFET元件的沟道区施加应力以改善电子和空穴迁移率。对MOSFET元件的沟道区施加应力的上述工艺的成效大体而言可令人接受，但是得到的沟道应力仍无法完全令人满意。另外，半导体工艺的一发展趋势是利用一高介电常数(high-k)栅极电介质和金属栅极取代公知栅极氧化物和多晶硅栅极，以改善元件性能。举例来说，是发展取代栅极工艺以制造具有双重金属栅极FinFET元件的互补式金属氧化物半导体晶体管(以下简称 CMOS)元件。然而，上述高成本和复杂的工艺使得双重金属栅极元件仍无法完全令人满意。因此，在此
中，有需要一种，以克服公知技术的缺点。
技术实现思路
有鉴于此，本专利技术一实施例提供一种半导体装置，包括一基板，其中具有一应力沟道区；一介电层，设置于至少部分的上述应力沟道区的上方；一第一导电层，设置于上述介电层的上方，且具有一第一数值的一特性；一导入应力导电层，设置于上述第一导电层的上方，且具有一第二数值的上述特性，其中上述第二数值不同于上述第一数值；以及一第二导电层，设置于上述导入应力导电层的上方，且具有上述第一数值的上述特性。本专利技术另一实施例提供一种半导体装置，包括一基板；一第一投影和一第二投影， 从上述基板向上延伸，上述第一投影具有位于其中的一拉伸应力第一沟道区，且上述第二投影具有位于其中的一压缩应力第二沟道区；以及一第一栅极结构和一第二栅极结构，分别占用邻近于上述第一沟道区和上述第二沟道区的上述第一投影和上述第二投影；其中上述第一栅极结构包括一介电层，邻近于上述第一沟道区；一第一导电层，设置于上述介电层的上方；一导入应力导电层，设置于上述第一导电层的上方；以及一第二导电层，设置于上述导入应力导电层的上方；以及其中上述第二栅极结构包括一高介电常数介电层，邻近于上述第二沟道区；以及一金属层，设置于上述高介电常数介电层的上方。本专利技术又另一实施例提供一种半导体装置的制造方法，包括提供一基板；从上述基板向上延伸形成一投影，上述投影具有位于其中的一沟道区；形成一栅极结构，占用邻近于上述沟道区的上述投影，上述栅极结构具有隔开的一第一导电层、一第二导电层和介于上述第一导电层和上述第二导电层之间的一导入应力导电层；于上述栅极结构上方形成一覆盖层；对上述沟道区给予应力，包括于上述栅极结构上进行一热处理工艺；以及移除上述覆盖层。本专利技术的实施例中使得在沟道区中的硅晶格被压缩，而导致较高的空穴迁移率， 从而能够降低起始电压且会增加效能。附图说明图1为本专利技术实施例的CMOS半导体装置的透视图。图2为沿图1的本专利技术实施例的CMOS半导体装置的2-2切线的剖面图。图3为沿图1的本专利技术实施例的CMOS半导体装置的3-3切线的剖面图。图4为沿图1的本专利技术实施例的CMOS半导体装置的4-4切线的剖面图。图5至图12为类似于图4的剖面图，其显示本专利技术实施例的CMOS半导体装置的工艺剖面图。图13为如图5至图12所示的本专利技术实施例的CMOS半导体装置的工艺流程图。主要附图标记说明10 半导体装置；11 鳍式η型沟道金属氧化物半导体场效晶体管；12 鳍式ρ型沟道金属氧化物半导体场效晶体管；13 基板；14、16 鳍状结构；18 浅沟槽绝缘区；20、22 栅极结构；24 外延硅成长物；25、72 基板凸出物；26 外延硅锗成长物；30、34 源极区；32、36 漏极区；38、59 应力沟道区；39,50,60 虚线箭头；42、64、80 介电层；44、66、82 阻挡层；46、53、84、88 多晶硅层；48 导入应力导电层；28、M 镍硅化物层；56 密封间隙壁；58 虚设间隙壁；68 功函数金属层；69 开口；70 金属填充层；74、97 凹陷；86 硅锗层；89 光致刻蚀剂层；90 临时栅极结构；92,96 虚设多晶硅层；94 虚设硅锗层；98、100 硬掩模层；102 临时覆盖层；104 层间介电层；106 图案化光致刻蚀剂层；120 工艺；122、124、126、128、130、132、134、136 步骤。 具体实施例方式以下以各实施例详细说明并伴随着附图说明的范例，作为本专利技术的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。另外，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未绘示或描述的元件，为所属
中普通技术人员所知的形式。图1为本专利技术实施例的互补式金属氧化物半导体晶体管(以下简称CMOS)半导体装置10的透视图。半导体装置10为包括一鳍状η型沟道金属氧化物半导体场效晶体管 (以下简称NMOS FinFET) 11和一鳍状ρ型沟道金属氧化物半导体场效晶体管(以下简称 PMOS FinFET) 12的一集成电路。在其他实施例中，NMOS FinFET 11禾口 PMOS FinFET 12可为任何导电类型鳍状晶体管。NMOS FinFET 11和PMOS FinFET 12可为微处理器、内存(例如SRAM)和/或其他集成电路的一部分。匪OS FinFET 11和PMOS FinFET 12形成于硅半导体基板13上。在其他实施例中，基板13可包括例如锗的其他元素半导体，或包括例如碳化硅(silicon carbide)、砷化嫁(gallium arsenic)、石申化铟(indium arsenide)或憐化铟(indium phosphide)的一化合物半导体。在其他实施例中，基板13可为一绝缘层上覆硅(SOI)基板。在本实施例中， 可利用包括例如氧注入隔离法(SIMOX)、晶片接合(wafer bonding)和/或其他适当方法形成上述绝缘层上覆硅(SOI)基板。半导体装置10可包括鳍状结构(或投影)14和16，上述鳍状结构14和16从基板13向上延伸且分别形成NMOS FinFET 11和PMOS FinFET 12的一部分。浅沟槽隔绝结构(以下简称STI)区域18围绕上述鳍状结构(或投影)14和16的底部以防止电性干扰或串音。STI区域18可由氧化硅构成。在其他实施例中，STI区域18可为氮化硅、氮氧化硅、其他适当材料和/或上述组合。可以了解的是，虽然附图显示两个鳍状结构，然而可以类似的方式，从基板13形成额外的鳍状结构。半导体装置10也可包括栅极结构20和22，与上本文档来自技高网...

【技术保护点】
１．一种半导体装置，包括：一基板，其中具有一应力沟道区；一介电层，设置于至少部分的该应力沟道区的上方；一第一导电层，设置于该介电层的上方，且具有一第一数值的一特性；一导入应力导电层，设置于该第一导电层的上方，且具有一第二数值的该特性，其中该第二数值不同于该第一数值；以及一第二导电层，设置于该导入应力导电层的上方，且具有该第一数值的该特性。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑铭龙，林彦君，林大文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71