射频组件制造技术

本发明专利技术揭露一种射频(RF)组件，包含一RF集成电路，此RF集成电路具有一RF输入与一RF输出。RF集成电路具有一N形金属氧化物半导体(NMOS)晶体管，此NMOS晶体管具有一栅极端点耦合至RF输入、一漏极端点耦合至一第一电源供应节点、以及一源极端点耦合至一第二电源供应节点。RF集成电路易遭受来自静电放电(ESD)事件的损伤。一初级ESD保护电路耦合至RF输入，且介于第一电源供应节点与第二电源供应节点之间。一次级ESD保护电路耦合在RF输入与第二电源供应节点之间。次级ESD保护电路包含一次级ESD保护二极管耦合在NMOS晶体管的栅极端点与源极端点之间。

【技术实现步骤摘要】

本专利技术是有关于具有静电放电(ESD)保护的集成电路(IC)设计，且特别是有关于组件充电模式(Charge Device Model ；CDM)的ESD保护的IC设计。
技术介绍
源自于静电场的电场感应组件充电模式(Field-induced CDM)损害的发生，是在将一充电品项带到紧邻一 ESD敏感组件后，接着组件在此电场的存在下被接地时。有效的 ESD控制程序确保制造过程要求的绝缘体不会在欲进行处理的组件上引发会造成损害的电压准位。CDM效法一 IC，此IC在处理期间变充电的且对一接地的金属表面放电。电容为此 IC对其周围的电容，且放电路径为此IC直接至一接地表面的一个接点(pin)。CDM的测试方法必须具有电容与放电路径，此电容依待测组件(DeviceUnder Test ；DUT)的电容而改变比例，且除了待测组件自己所有的接点阻抗外，放电路径具有非常小的阻抗。CDM的ESD 的峰值电流大于其它ESD模式，例如人体模式(Human Body Model ；HBM)。内逻辑电路的现存传统ESD保护架构降低RF (射频)电路的性能。此状况的发生是因为ESD引发的寄生电容负面地冲击RF前端电路，例如低噪声放大器，中的输入匹配网络，特别是在毫米波(millimeter wave)的IC应用上。图1绘示一种已知技术的RFIC设计10，此设计10具有传统的CDM的ESD保护电路(初级ESD保护)与次级ESD保护电路。在所绘示的设计10中，ESD保护电路包含具有做为一 RFIC的初级ESD保护组件的电源箝制(powerclamp)电路16的双二极管整流器电路14，此RFIC例如为所示的低噪声放大器(LNA) 12。更特别的是，LNA 12配置为一源极退化型互补式金属氧化物半导体串接式LNA(source-degenerated CMOS cascode LNA)。LNAs 一般形成RF前端电路的第一级(first stage) 0通过双二极管配置，在一 ESD事件期间， 一二极管组件为受到顺向偏压，另一二极管组件受到逆向偏压，如此可补偿二极管寄生电容的压敏(voltage-d印endence)，并减轻直流电压摆幅(swing)的冲击。电源箝制尽可能接近RF输入接点设置，以降低互连电阻以及相关的电压降。次级ESD保护是由栅极接地的 N 型 MOS (gate-grounded 匪OS ；GGW0S)组件 18 所提供，GGWOS 组件 18 紧邻于 LNA 12 的 NMOS (Ml)。此GGNMOS次级ESD保护方法有其缺陷。举例而言，来自于GGNMOS组件18的大诱发寄生电容负面地冲击RF性能，例如噪声指数(noise figure)。此外，GGNMOS的存在严重冲击沿着RF电路的信号路径的阻抗匹配。图1的RF电路亦包含一电容器20，此电容器20耦合在NMOS晶体管Ml的栅极与源极之间。电容器20提供耗电量限制下同步噪声与输入匹配(Power-constrained Simultaneous Noise and Input Matching ;PCINM)下的噪声最佳化。此设计平衡晶体管噪声与源自寄生栅极电路电阻的噪声的贡献。外加的栅-源极电容器在考虑整合型电感器antegrated hductor)损失时，可提供额外的自由度。此电容器的详细应用记载于Belostotski在2006年7月，于IEEE期刊的电路与系统会刊-I (Transactions onCircuits and Systems-I)正规论文第 7 期第 53 卷(Regular Papers, Vol. 53, No. 7)中所提出的“具整合型栅极电感器的电感退化型互补式金属氧化物半导体的低噪声放大器的噪声指数最佳化(Noise Figure Optimization of Inductively Degenerated CMOS LNAs withlntegrated Gate hductors) ”，在此将其全部一并列入参考。图2绘示一种已知技术多级RF电路50。特别地，RF电路具有二级串接放大器12 与12’。直接加入GGNMOS组件18’型式的传统CDM ESD保护，会冲击输入匹配网络与中间级(inter-stage)匹配网络，而严重影响RF性能。
技术实现思路
因此，本专利技术的一目的就是在提供一种RF (射频)组件，具有ESD保护电路，可提供CDM的噪声最佳化与次级ESD保护。一种RF组件，包含一 RF集成电路，此RF集成电路具有一 RF输入与一 RF输出。RF 集成电路具有一 NMOS晶体管，此NMOS晶体管具有一栅极端点耦合至RF输入、一漏极端点耦合至一第一电源供应节点、以及一源极端点耦合至一第二电源供应节点。RF集成电路易遭受来自ESD事件的损伤。一初级ESD保护电路耦合至RF输入，且介于第一电源供应节点与第二电源供应节点之间。一次级ESD保护电路耦合在RF输入与第二电源供应节点之间。 次级ESD保护电路包含一次级ESD保护二极管耦合在NMOS晶体管的栅极端点与源极端点之间。上述的RF组件，其中该初级ESD保护电路包含一电源箝制与一双二极管ESD保护电路平行连接，其中该双二极管ESD保护电路的一第一二极管连接在该RF输入与该第一电源供应节点之间，且该次级ESD保护二极管在一初级ESD事件期间操作来做为该双二极管 ESD保护电路的一第二二极管，其中该次级ESD保护二极管直接连接至该NMOS晶体管的该源极端点与该栅极端点，其中该RF集成电路为一低噪声放大器，该低噪声放大器具有一栅极电感器耦合在该RF输入与该NMOS晶体管的该栅极端点之间、以及一源极电感器耦合在该NMOS晶体管的该源极端点与该第二电源供应节点之间，且该栅极电感器与该源极电感器按尺寸制作，以抵抗一预期的次级ESD事件，其中该栅极电感器与该源极电感器具有至少6μπι的金属线宽度。 上述的RF组件，其中该RF集成电路为一低噪声放大器，该低噪声放大器具有一栅极电感器耦合在该RF输入与该NMOS晶体管的该栅极端点之间、以及一源极电感器耦合在该NMOS晶体管的该源极端点与该第二电源供应节点之间；其中该次级ESD保护二极管直接连接至该NMOS晶体管的该源极端点与该栅极端点；以及其中该双二极管ESD保护电路包含一第一二极管连接在该RF输入与该第一电源供应节点之间、以及一第二二极管连接在该 RF输入与该第二电源供应节点之间。上述的RF组件，其中该栅极电感器与该源极电感器按尺寸制作，以抵抗一预期的次级ESD事件，且该栅极电感器与该源极电感器具有至少6 μ m的金属线宽度。上述的RF组件，其中该次级ESD保护二极管直接连接至该NMOS晶体管的该源极端点与该栅极端点。一种RF组件，具有内建的CDM ESD保护，该RF组件包含源极退化型串接式的一低噪声放大器，该低噪声放大器包含一 RF输入、一 RF输出、一对串接式NMOS晶体管耦合在一电源供应节点与一接地节点之间、一栅极电感器耦合在该RF输入与该对串接式NMOS晶体管的一下者的一栅极端点之间、以及一源极电感器耦合在该对串接式NMOS晶体管的该下者的一源极端点与该接地节点之间；以及一次级ESD保护电路包含一次级ESD保护二极管直本文档来自技高网...

【技术保护点】
１．一种ＲＦ组件，其特征在于，包含：一ＲＦ集成电路，具有一ＲＦ输入与一ＲＦ输出，该ＲＦ集成电路包含一ＮＭＯＳ晶体管，该ＮＭＯＳ晶体管具有一栅极端点耦合至该ＲＦ输入、一漏极端点耦合至一第一电源供应节点、以及一源极端点耦合至一第二电源供应节点，且该ＲＦ集成电路易遭受来自一ＥＳＤ事件的损伤；一初级ＥＳＤ保护电路耦合至该ＲＦ输入，且介于该第一电源供应节点与该第二电源供应节点之间；以及一次级ＥＳＤ保护电路，耦合在该ＲＦ输入与该第二电源供应节点之间，该次级ＥＳＤ保护电路包含一次级ＥＳＤ保护二极管耦合在该ＮＭＯＳ晶体管的该栅极端点与该源极端点之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：蔡铭宪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71