本申请公开了一种半导体器件及其制造方法,所述半导体器件包括在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片,所述鳍片包括垂直于半导体衬底表面的两个相对侧面;紧邻鳍片的两端设置半导体衬底中的源区和漏区,所述鳍片桥接所述源区和漏区;设置在鳍片的中间部分的沟道区;以及设置在鳍片的一个侧面上的栅极电介质和栅极的叠层,所述栅极与所述沟道区之间由所述栅极电介质隔离,其中,所述栅极电介质和栅极的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸,并且与半导体衬底之间由绝缘层隔离。所述半导体器件减小了短沟道效应,并且减小了寄生电容和寄生电阻,从而有利于晶体管尺寸缩小和提高晶体管性能。
【技术实现步骤摘要】
本专利技术涉及一种,更具体地,涉及在半导体衬底上形成 的改进的FinFET。
技术介绍
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET) 的尺寸按比例缩小,以提高集成度和降低制造成本。然而,众所周知的是随着MOSFET的尺 寸减小会产生短沟道效应。在MOSFET的尺寸按比例缩小时,栅极的有效长度减小,使得实 际上由栅极电压控制的耗尽层电荷的比例减少,从而阈值电压随沟道长度减小而下降。常规的平面MOSFET包括由栅电极、栅绝缘层和半导体层构成的三明治结构,在半 导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源/漏区。在源/漏区上可以 形成硅化物层,利用通孔将硅化物层与源/漏电极相连,从而减小了器件的寄生电阻和寄 生电容。平面MOSFET受到短沟道效应的不利影响,导致器件的阈值电压随沟道长度的变化 而波动。为了抑制短沟道效果,在美国专利US6,413,802中公开了在SOI上形成的FinFET, 包括在半导体材料的鳍片(fin)的中间形成的沟道区,以及在鳍片两端形成的源/漏区。栅 电极在沟道区的两个侧面包围沟道区(即双栅结构),从而反型层形成在沟道各侧上。鳍片 中的沟道区厚度很薄,使得整个沟道区都能受到栅极的控制,因此能够起到抑制短沟道效 应的作用。然而,在常规的FinFET中,由于在源/漏区之间存在着与源/漏区平行延伸的栅 极,并且源/漏区与栅极之间的距离很近,因此在源/漏区和栅极之间存在着电容耦合,导 致了寄生电阻和寄生电容较大的问题。源/漏区和栅极之间的电容耦合限制了器件设计的自由度。如果希望减小寄生电 阻,则需要增加源/漏区的厚度。然而,源/漏区厚度的增加将导致源/漏区与栅极之间的 耦合面积增加,从而导致寄生电容的增加,反之亦然。因此,本领域的技术人员还不能利用 常规的FinFET结构实现寄生电阻和寄生电容的同时减小。结果,在常规的FinFET中,由于时间常数RC的值较大而导致延迟增加,进而降低 了器件的开关速度。此外,在SOI上形成的FinFET还存在着以下缺点其制造成本比在体半导体衬底 上形成的FinFET要贵得多。
技术实现思路
本专利技术的目的是提供一种在体半导体衬底上形成的、能够抑制短沟道效应、并且 减小寄生电阻和寄生电容的半导体器件。本专利技术的另一目的是进一步提供利用应力提高器件性能的半导体器件。根据本专利技术的一方面,提供一种半导体器件,包括在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片,所述鳍片包括垂直于半导体衬底表面的两个相对侧面; 紧邻鳍片的两端设置半导体衬底中的源区和漏区,所述鳍片桥接所述源区和漏区;设置在 鳍片的中间部分的沟道区;以及设置在鳍片的一个侧面上的栅极电介质和栅极的叠层,所 述栅极与所述沟道区之间由所述栅极电介质隔离,其中,所述栅极电介质和栅极的叠层沿 着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸,并且与半导体衬 底之间由绝缘层隔离。根据本专利技术的另一方面,提供一种制造半导体器件的方法,包括以下步骤a)通 过自对准方法在半导体衬底上方的半导体材料层中形成半导体材料的鳍片,所述鳍片包括 垂直于半导体衬底表面的两个相对侧面;b)在鳍片的一个侧面上形成栅极电介质和栅极 的叠层,所述栅极沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延 伸,并且与半导体衬底之间由绝缘层隔离;c)紧邻鳍片的两端,在半导体衬底中注入掺杂 剂以形成源区和漏区,所述鳍片桥接所述源区和漏区;以及d)在鳍片的中间部分形成沟道 区。应当注意,本专利技术的半导体器件包含半导体材料的鳍片,但其结构不同于常规的 FinFET,因为其栅极仅设置在鳍片的一个侧面上并背离鳍片延伸,而常规的FinFET设置成 双栅结构并包围鳍片的中间部分的沟道区。而且,源/漏区设置成紧邻鳍片的两端,朝着与 栅极的延伸方向相反的方向延伸。在本专利技术的半导体器件中没有包括在源/漏区之间与源/漏区平行延伸的栅极, 因此不存在源/漏区与栅极之间的电容耦合,从而减小了寄生电容。同时,本专利技术的半导体 器件允许通过使用较厚的源/漏区而减小寄生电阻。并且,该半导体器件不需要使用SOI晶片,而是使用常规的半导体衬底,并利用其 上方的半导体材料层形成鳍片,沟道区位于鳍片中,而源/漏区位于半导体衬底中。通过使 用常规的半导体衬底代替SOI晶片,本专利技术降低了半导体器件的制造成本。还可以在鳍片紧邻沟道区的部分形成延伸区,减小载流子的传导路径长度,从而 进一步减小与寄生电容和寄生电阻有关的寄生作用。另外,还可以在源/漏区形成应力层,用来增加沟道区的应力,从而进一步提高器 件的开关速度。为了有效地控制短沟道效应,自对准沟道区非常薄约为5-40nm。并且,在优选的 工艺中,利用超陡后退阱(SSRW)工艺进一步减小了沟道区的厚度。即使仅在沟道的一侧设 置栅极,沟道区仍然可以受到栅极的完全控制,从而减小了短沟道效应的影响。附图说明图IA和IB是示意性说明根据本专利技术的半导体器件的结构的三维透视图和俯视 图,线A-A'、1-1’和2-2’表示以下截面图的截取位置。图2-9是根据本专利技术的制造半导体器件的方法的各个步骤所形成的半导体结构 沿A-A'线的截面图,其中示出了形成鳍片区域和栅极区域的各个步骤。图10-16是根据本专利技术的制造半导体器件的方法的随后步骤所形成的半导体结 构沿1-1'线的截面图,其中示出了形成源/漏区的各个步骤。图17-21是根据本专利技术的制造半导体器件的方法的随后步骤所形成的半导体结构沿A-A'线的截面图,其中示出了形成沟道区的各个步骤。图22A、22B、23A、2!3B分别是根据本专利技术的制造半导体器件的方法的随后步骤所 形成的半导体结构沿A-A'线和2-2'线的截面图,其中示出了在源/漏区和栅极上形成硅 化物层的各个步骤。具体实施例方式以下将参照附图更详细地描述本专利技术。在各个附图中,相同的元件采用类似的附 图标记来表示。为了清楚起见,附图中的各个部分没有按比例绘制。应当理解,在描述器件的结构时,当将一层、一个区域称为位于另一层、另一个区 域“上面”或“上方”时,可以指直接位于另一层、另一个区域上面,或者在其与另一层、另一 个区域之间还包含其它的层或区域。并且,如果将器件翻转,该一层、一个区域将位于另一 层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形,本文将采用“直接 在......上面”或“在......上面并与之邻接”的表述方式。在下文中描述了本专利技术的许多特定的细节,例如器件的结构、材料、尺寸、处理工 艺和技术,以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样,可以不按 照这些特定的细节来实现本专利技术。除非在下文中特别指出,半导体器件中的各个部分可以由本领域的技术人员公知 的材料构成。作为初始结构的半导体衬底例如包括IV族半导体(如,硅或锗)以及III 族-IV族半导体(如,砷化镓)。栅极导体可以是金属层、掺杂多晶硅层、或包括金属层和掺 杂多晶硅层的叠层栅导体。金属层的材料为I^aC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, T本文档来自技高网...
【技术保护点】
1.一种半导体器件,包括在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片,所述鳍片包括垂直于半导体衬底表面的两个相对侧面;紧邻鳍片的两端设置半导体衬底(21)中的源区(12)和漏区(13),所述鳍片桥接所述源区(12)和漏区(13);设置在鳍片的中间部分的沟道区(11);以及设置在鳍片的一个侧面上的栅极电介质(14)和栅极(15)的叠层,所述栅极(15)与所述沟道区(11)之间由所述栅极电介质(14)隔离,其中,所述栅极电介质(14)和栅极(15)的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸,并且与半导体衬底(21)之间由绝缘层(22’)隔离。
【技术特征摘要】
【专利技术属性】
技术研发人员:朱慧珑,尹海洲,骆志炯,梁擎擎,
申请(专利权)人:中国科学院微电子研究所,
类型:发明
国别省市:11
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