鳍式晶体管结构及其制作方法技术

本申请公开了一种鳍式晶体管结构及其制作方法。该鳍式晶体管结构包括在半导体衬底上形成的鳍，其中，该鳍中用作所述晶体管结构的沟道区的部位通过体半导体材料与衬底接触，而该鳍的其余部位通过绝缘体材料与衬底接触。根据本发明专利技术的鳍式晶体管结构，既能保持体接触结构的优点，又能减小漏电流。

【技术实现步骤摘要】

本申请一般地涉及半导体器件领域，更为具体地，涉及一种鳍式晶体管结构及其 制作方法。
技术介绍
鳍式晶体管结构如FinFET由于其良好的截止性能、可扩展性以及与常规制造工 艺的兼容性而倍受关注。目前，常规的FinFET通常有两类在绝缘体上硅(SOI)衬底上形 成的FinFET，以及在体Si材料衬底上形成的FinFET (体FinFET)。与在SOI衬底上形成的 FinFET相比，体FinFET具有众多优点，如低成本、低体效应、低反向偏置效应、高热传送。参考文献 l(Tai-su Park et al. ,"Body-tied triple-gate NMOSFETfabrication using bulk Si wafer", Solid-state Electronics 49 (2005)，377-383)中公开了一种利用 体Si晶片制作的体接触三栅NM0SFET。该文章的图1中示出了这种FET的透视图，并且在 图2中详细图示了制作这种FET的方法。如其中图1和2(f)所示，多晶硅的栅电极横跨鳍 (Fin)形成，Fin构成该半导体器件的沟道。但是，如图2(f)中清楚所示，沟道下部被SiN 和SiO2所围绕，从而栅电极无法对这一部分进行有效的控制。因而，即使在截止状态下，通 过沟道下部也能够在源/漏之间形成电流路径，从而导致漏电流。参考文献 2 (K. Okano et al. , "Process Integration Technology andDevice Characteristics of CMOS FinFET on Bulk Silicon Substrate withsub-10nm Fin Width and 20nm Gate Length”，IEDM 2005)中更为详细的论述了这一问题。具体地，参照其中的 图4，其中清楚示出了 Fin不同部位中的漏电流密度。可以看到，在沟道下部，漏电流密度为 沟道区的成百乃至上千倍。为了解决这种漏电流问题，如参考文献2中所述，可以在沟道下部引入穿通阻挡 (PTS)结构，以便抑制漏电流。为了在沟道下部形成PTS结构，通常需要进行高能离子注入。 然而，这将会导致注入的掺杂物被注入到较大的范围，并且沟道区的杂质浓度较高(参见 参考文献2的图5)。从而，这种结构将会具有大的结漏电流以及大的结电容。因此，需要一种新颖的结构和方法来形成鳍式晶体管，其在保持体接触FinFET优 点的同时，能够有效降低沟道下部的漏电流，而不会导致高结漏电流和高结电容。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种，该鳍 式晶体管结构在保持体接触结构的优点同时，还能够减小漏电流。根据本专利技术的一个方面，提供了一种鳍式晶体管结构，包括在半导体衬底上形成 的鳍，其中，该鳍中用作所述晶体管结构的沟道区的部位通过体半导体材料与衬底接触，而 该鳍的其余部位通过绝缘体材料与衬底接触。优选地，所述用作沟道区的部位位于该鳍式 晶体管结构的栅极区之下。优选地，所述体半导体材料可以包括Ge、SiGe, SiC和GaAs之一，所述绝缘体材料可以包括3102或5士仏优选地，栅极区包括栅电极，该栅电极通过栅极绝缘层与鳍相交。进一步优选地， 栅极绝缘层可以包括Si02、SiON、或高k材料，栅电极可以包括多晶硅栅电极或金属栅电极。 进一步优选地，金属栅电极可以包括TiN、TiAIN、或TaN。根据本专利技术的另一方面，提供了一种制作鳍式晶体管结构的方法，包括在衬底上 形成鳍，其中，在该鳍中将充当晶体管结构的沟道区的部位与衬底之间形成体半导体材料， 而在该鳍的其余部位与衬底之间形成绝缘体材料；以及以上述形成有鳍的衬底为基础，制 作晶体管结构。优选地，在衬底上形成鳍的步骤包括在所述衬底上依次形成所述体半导体材料 的层、鳍主体材料的层；将所述体半导体材料的层和所述鳍主体材料的层构图为与将要形 成的鳍相对应的图案；在衬底包括所形成的图案上，形成刻蚀保护层；对所述刻蚀保护层 进行构图，使得该刻蚀保护层留在将要形成的栅极区相对应的部位处，而不存在于其余部 位处；对经过上述处理的衬底进行选择性刻蚀，以去除所述其余部位处位于鳍主体材料层 之下的所述体半导体材料；以所述绝缘体材料填充所述鳍主体材料层之下的通过上述选择 性刻蚀而导致的空间；以及去除所述刻蚀保护层。优选地，所述体半导体材料可以包括Ge、SiGe, SiC和GaAs之一，以及所述鳍主体 材料可以包括Si。优选地，所述绝缘体材料可以包括SW2或SiN,所述刻蚀保护层可以包 括 SiNo优选地，以形成有鳍的衬底为基础制作晶体管结构的步骤包括在形成有鳍的衬 底上形成缓冲层；在缓冲层上形成阻挡层；在阻挡层上形成隔离层，并对该隔离层进行化 学机械抛光，直至露出阻挡层；去除鳍顶部的阻挡层，并去除一部分隔离层使隔离层凹入； 对鳍两侧的阻挡层以及阻挡层两侧的一部分隔离层进行刻蚀；对露出的缓冲层位于与将要 形成的栅极区相对应的部位进行刻蚀，以露出鳍主体；在露出的鳍主体上形成栅极绝缘层； 以及在与将要形成的栅极区相对应的位置形成栅电极。优选地，所述缓冲层可以包括SiO2,所述阻挡层可以包括SiN，所述隔离层可以包 括 SiO2。优选地，栅极绝缘层可以包括Si02、SiON、或高k材料，栅电极可以包括多晶硅栅电 极或金属栅电极。进一步优选地，金属栅电极可以包括TiN、TiAIN、或TaN。在根据本专利技术的鳍式晶体管结构中，沟道区通过体材料如Ge、SiGe, SiC或GaAs 与衬底接触，从而形成体接触结构。这确保了本专利技术的鳍式晶体管结构能够保持体接触 FinFET的优点。另外，鳍的其他部位通过绝缘体与衬底接触，从而形成类似于SOI的结构， 这有效减小了漏电流。由于在本专利技术中并不使用类似于PST的手段(需要使用高掺杂)，因 而无需担心由于高掺杂导致的高结漏电流和高结电容。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和 优点将更为清楚，在附图中图1 3示出了根据本专利技术实施例的制作方法流程中的中间结构图，其中各图中 (a)为透视图，(b)为截面图4 6示出了根据本专利技术实施例的制作方法流程中的中间结构图，其中各图中 (a)为透视图，(b)为沿A-A'线的截面图，(c)为沿B-B'线的截面图；图7示出了根据本专利技术实施例的鳍结构图，其中图7(a)为透视图，图7(b)为沿 A-A'线的截面图，图7(c)为B-B'线的截面图；以及图8 15示出了根据本专利技术实施例的以上述鳍结构为基础制作鳍式晶体管结构 的流程中各阶段的结构图，其中各图中(a)为透视图，(b)为沿A-A'线的截面图，(c)为沿 B-B'线的截面图，图15(d)为沿C-C'线的截面图。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是 示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的半导体器件的各种结构图及截面图。这些图 并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。 图中所示出的各种区域、层的形状以及它们之间的相对大小本文档来自技高网...

【技术保护点】
１．一种鳍式晶体管结构，包括在半导体衬底上形成的鳍，其中，该鳍中用作所述晶体管结构的沟道区的部位通过体半导体材料与衬底接触，而该鳍的其余部位通过绝缘体材料与衬底接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：骆志炯，尹海洲，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11